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FPGAの入力インピーダンスについて
takepon256の回答
- takepon256
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FPGAのピンがLow出力して、出力同士が衝突しているとは考えられませんか？ 「Vp-p=3.3Vの信号」を出力するデバイスも、FPGAも出力電流を制限する回路が内蔵されていると思いますので High出力とLow出力が衝突すると大体中間くらいの電圧になると思います。 一度、FPGAのピンアサインやFPGA内部回路で出力に設定していないか などを確認されてはいかがでしょうか。
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