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FPGAのプログラミング
QuartusII version 8.0を使って，verilogのプログラミングを行いFPGAを動かそうと考えているのですが,プログラミングの経験がないため非常に苦戦しています． FPGAより制御系の信号を生成してたいのですが，そもそもFPGAの内部クロックはFPGAごとに決まっていて，電源を入れると内部クロックが発生し，それを分周していくといった感じでプログラムを作成すればよいのでしょか？ また，FPGAのリセット信号もFPGA内部で元々生成されるのでしょか？ FPGAを動かすためにはどのようにプログラミングを行っていけばよいのかいまいち理解できておりません。。。 宜しくお願いいたします．
- buju12
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＞ これは水晶発信機がFPGA上に搭載されていて電源を入れるとクロックが発生するという意味ではないのでしょうか？ 違います。 FPGAは、内部に水晶発振器を持っていません。 あくまでクロックは外部から供給する形になります。 http://www.ipros.jp/adv/08842/?rss=1 このような水晶発振器をFPGAと同じ基板（ボード上）に取り付けてFPGAと繋ぎます。 「タイミング管理」に関してですが FPGAには色々な回路組み込むことが出来ます。 その色々な回路のタイミング調整をPLLなどを使用して「FPGAで一括管理できる（オンチップでタイミング管理）」 という意味になります。
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- golgo20
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追加です。 QuartusII 8.0をお使いのようですので 「ALTPLL」をご使用になられてはいかがでしょうか？ QuartusIIメニュー → Tools → Megawizard Plug-In Manager "Create a new custom ..."で"Next"を押します。 次の画面の左側にライブラリの一覧があるかと思いますが 「I/O」の＋（プラス）をほどいて「ALTPLL」を選択します。 右側では、選択した「ALTPLL」をVerilogで生成するのか VHDLで生成するのか。また、生成する場所（ディレクトリ）を指定します。 この状態で"Next"を押すと 実際に「ALTPLL」の分周や逓倍を設定できるGUI画面に移動します。 分周率や逓倍率はユーザ側で自由に設定可能です。 （もちろん限界はありますが）
- golgo20
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こんにちは。 基本的に勘違いをされているようなので簡単に説明します。 クロック、リセット信号はFPGAの外部から入力されます。 クロックは水晶発信器などで生成します。 リセットは単純に外部スイッチでLow信号をFPGAに入力するものと思って下さい。 仮に、水晶発信器で生成されたクロックが100MHzだとします。 FPGAはその100MHzのクロックを「PLL」という機能を使って 50MHzや200MHzに分周・逓倍します。 質問者さんはPLLをverilogで実現しようと考えているのでしょうか？ ALTERAやXilinxでは、PLLを既にハードで装備しているので わざわざverilogでPLLを作る必要は御座いません。
補足
こんにちは． ご回答ありがとうございます． ＞質問者さんはPLLをverilogで実現しようと考えているのでしょうか？ FPGAはALTERAのCycloneなのですが，PLLが搭載されており オンチップでのタイミング管理ができるという表記がありますが， これは水晶発信機がFPGA上に搭載されていて電源を入れるとクロックが発生するという意味ではないのでしょうか？ 基本的な事を理解していなくて申し訳ありません． 宜しくお願いします．
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