クロックのレベル変換

質問

電源電圧5Vで生成されたクロックを、3.3VのFPGAで使用したいのですが、
使用するFPGAに5Vトレラントがありません。

FPGAの入力クロックのジッタ仕様は、サイクルジッタが±300ps、
周期ジッタが±1000psです。

これらの仕様を満たすために、FPGAの前段にレベル変換IC(5V→3.3V)
を挿入することを考えていますが、そもそも、クロックをレベル変換
すること自体が間違っているのでしょうか？
それとも、上記仕様を満たすレベル変換ICが存在するので、
上記構成で考えても問題ないでしょうか？

ちなみに、電源電圧5Vで生成されたクロックを、3.3Vで生成するように
変更することはできません。

お手数ですが、ご教授をお願い致します。

回答No.2

noname#230359 · ベストアンサー

クロック周波数が記載されていないですが
50MHz程度までなら下記のようなＩＣで通常は問題なくレベル変換できますよ。
http://akizukidenshi.com/catalog/g/gI-06481/
抵抗分割などと違い5V電源が先に入っても安心です。

ただしレベル変換ＩＣは入力のVIL,VIHが想定とずれる場合が多いので
原クロック波形が鈍っているとクロック波形が劣化する事に注意するのと
ＦＰＧＡ直近に置かない場合には出力信号線に
適切なダンピング抵抗を入れてください。

＞ご教授頂いたレベル変換ICは、ジッタを考慮しても問題ないとのことでしょうか？

源クロックの仕様が判らないと問題ないかは判断しようがありません。
単にレベル変換としてのスペックであれば
質問者さんの記載されているICでも問題ないと思います。

＞G=Low固定で使用すると思うのですが、正しいでしょうか？

正しいです。
固定で使わなくても電源異常検知ICなどからの信号でクロックを遮断することもできます。

まず考えるべきは、FPGAのPLL仕様を厳密に守る必要があるかです。
FPGAの処理速度が遅いのならば、それほど厳密に考える必要はありません。

ただし通信系のように送り出しのタイミングが厳密に規定されているような場合は、源クロックの仕様を考え直す方が早道ですね。
ジッタークリーナーICなどもありますが最初の分配クロックをキレイにするのが一番手っ取り早い。

2>クロックをモニタすると、約500ps程度の周期ジッタが発生しています。

これはP-P値ですよね？　ViH/VIL間の遷移時間が300ps程度に収まっているなら問題ないんじゃないでしょうか。

1>サイクルジッタと周期ジッタの両方を考慮してICを選定する必要があるのでしょうか？

厳密にはイエスですが、逓倍率さえ提示されていない現状では判断できないし
FPGAのPLLのループ特性でどうとでもなりますので実物でチェックしないと何とも言えません。
FPGAの内部処理遅延がカツカツでなければ問題になることは少ないです
むしろFPGAへの入力や出力のインターフェースタイミングに余裕があるのかの方が心配ですね。（セットアップやホールド時間）

>Tf(Fall Time)、Tr(Rise Time)は10ns強あります。

それは大きいですねかなり無理っぽい。コンパレーターで整形する手もあるけど緩い波形にはジッター要因が潜在してると見るべき。製品化してから不良の山になる可能性もありえる。

>この仕様から外れると逓倍クロックが生成されません。

PLL使ってそんなことは無いはず。アプリケーションノートも読まない素人学生が、DCM Wizard をうろ憶えで使う時ぐらいしか思い当たらない。

>・送信システム
>　クロック生成(5V) → RS422規格で転送するIC(5V) →
>・受信システム
>　RS422規格で受けるIC(5V) → ここにレベル変換IC → FPGA(3.3V)

非常にスジの悪い方式です。私だったらやらないし付き合わない。
クロックはボード内で作ってしまい、RS422から来るクロックは同期用の信号と思って信号処理した方が、後始末がはるかに楽だと思います。

回答(2)再出です。

>諸事情があり、上記構成にし辛く。。。

とすると費用がかかってもジッタークリーナーICを使うくらいですかね。
(10MHzで動くのあるか？)

お礼

早速のご回答ありがとうございます。
詳細なご回答で助かります。

クロックの周波数は10MHzです。ただ、FPGAに搭載するPLLが、
入力クロックの周波数に関係なく、サイクルジッタが±300ps、
周期ジッタが±1000psの制約があるため、前段のレベル変換IC
の性能を気にしていました。

ご教授頂いたレベル変換ICは、ジッタを考慮しても
問題ないとのことでしょうか？

また、ご教授頂いたレベル変換ICは、Vcc=3.3Vを供給し、
出力バッファとして使用するので、G=Low固定で使用すると
思うのですが、正しいでしょうか？

また、以下のICを候補に検討しておりました。
http://www.tij.co.jp/jp/lit/ds/symlink/sn74lvc2g34.pdf
(2chあるのは、クロックと、クロックに関係の無い制御信号
の2本をレベル変換するためです。)
ご教授頂いたレベル変換ICと同様にバッファを介すだけの
ICですが、本ICでも性能的に問題ないでしょうか？

もし、ご回答頂けるなら、以下も教えて下さい。
1. 上記のジッタ仕様に対し、入力クロックが何段かICを
　 通過させる場合、サイクルジッタと周期ジッタの両方を
　 考慮してICを選定する必要があるのでしょうか？
　 (厳密に言えばYesでしょうが、ICのデータシートにジッタに
　　かかわる記載が無いので、経験上、IC 1段当たり、
　　200psくらいのジッタで、Total周期ジッタ内に収まれば
　　良いとか。。。)

2. 現状の試作基盤では、レベル変換が無い状態ですが、
　 レベル変換ICを挿入する予定のクロックをモニタすると、
　 約500ps程度の周期ジッタが発生しています。
　 ご教授頂いたレベル変換IC、又は検討候補中のレベル変換IC
　 (上記URL)を挿入してもFPGAのジッタ仕様内に収まると考えて
　 良いでしょうか？

たくさん質問してしまい申し訳ございませんが、
どうかよろしくお願い致します。

PLLの逓倍率は8です。10MHzの入力クロックをFPGA内部で80MHz動作
させます。動作は遅いのでFF間のタイミングは全く問題ありません。
FPGAへのI/Fも余裕があるため、特に問題ありません。
ただ、FPGAのデータシートでは、入力クロックの周波数に関係なく、
サイクルジッタが±300ps、周期ジッタが±1000psの制約があり、
この仕様から外れると逓倍クロックが生成されません。
よって、レベル変換ICの性能を気にしていました。

源クロックの仕様は調査中ですが、レベル変換ICへ入力するクロック
をモニタすると約500psのP-Pの周期ジッタがある事が分かっています。
VIH/VIL間の遷移時間がどの範囲か分からないのですが、
Tf(Fall Time)、Tr(Rise Time)は10ns強あります。

上記、状況で、ご提案頂いたICまたは、検討中のICで対応出来れば
良いのですが。。。

コメントありがとうございます。

FPGA内のDCMのジッタ仕様に関しては、FPGA提供会社にも確認しました。
仕様から外れると、"PLLがロックしていない"を示す信号がアサートされ、
PLLをリセットするため、逓倍クロックが生成されないようです。

システムに関しては、コメントして頂いているとおりだと思います。
ボード内に水晶を搭載し、RS422から来るクロック(1～10MHzで変動。
ただし電源投入前に周波数は一義に決まる)は、周波数を示す信号の
位置づけで処理するのが良いように思っています。
ただ、諸事情があり、上記構成にし辛く。。。

Tf(Fall Time)、Tr(Rise Time)に関してもコメントありがとうございました。

コメントありがとうございます。

ジッタークリーナーICという存在を始めて知りました。
ありがとうございます。
高価でサイズも大きいですね。
検討してみます。

回答No.4

noname#230359

クロックを引っ張り回すメリット不明・・・
FPGAのすぐ横にクロックを専用に設けない理由は？

コストもスペースも 後々トラブルの元になるような回路とは
比べられないよな気がします。

お礼

コメントありがとうございます。

いちからの設計であればクロックを第一優先にしますので、
このような検討はしないのですが、既存のシステムを生かして、
再設計する必要があるため、質問のような構成を検討しています。

・送信システム
　クロック生成(5V) → RS422規格で転送するIC(5V) →
・受信システム
　RS422規格で受けるIC(5V) → ここにレベル変換IC → FPGA(3.3V)

送信システムを残して、受信システムを構築する必要があるため。

回答No.3

noname#230359

２電源タイプのレベル変換ICも検討してはどうでしょうか。
http://www.tij.co.jp/jp/lit/ds/symlink/sn74lvc2t45.pdf

ジッタやディレイは、実回路の総容量（IC＋配線＋etc.）などが
関係するので正確にはわからないと思います。

２電源タイプなら入力側のVIH、VILが入力側電源で設定できます。
１電源タイプなら出力側の電源電圧のVIH、VILとなるので、
入力クロック波形が完全な矩形波なら問題ないですが
Rise・Fallの時間によってはデューティなどに影響があると思います。

回答４のお礼にある「RS422規格で受けるIC(5V)」は
3.3V系にできないのでしょうか。

お礼

ご回答ありがとうございます。

やはり、ジッタは正確に分からないのですね。
1電源タイプより2電源タイプの方が、ジッタに関しては
精度が良いかもしれないので、紹介して頂いたと考えてよいでしょうか？

ご指摘のとおり、レベル変換ICの前段ICのVOH/VOLと、
レベル変換ICのVIH/VILがあっていないと、Dutyに影響
がありそうですね。
レベル変換ICの後段のFPGAは、ジッタにうるさいですが、
Dutyは問題としませんので、1電源タイプでもよさそうですね。

コメントありがとうございます。

RS422レシーバICが3.3V電源(3VCMOS出力)で5Vトレラント機能のあるもの
が無いかということですね。検討してみます。

回答No.1

noname#230359

エッジを出すために　あげるほうが有名だが
バク熱だったころ
下げてたので
問題ないと思いますが

http://moviemkumiumi.web.fc2.com/pc/pc_oc-1.html

さすがに５V→3.3Vは

エッジがはっきりしなくなるので
動くかどうかは自己責任

お礼

早速のご回答ありがとうございました。

クロックアップする場合の考え方が記載されているようです。
今後の検討の参考にさせて頂きます。