• 締切済み

verilogによる複数のクロックの作成

verilogでのプログラミングですが,まず入力クロック(clk1)を適当に分周したクロック(clk2)を生成し,そのクロック(clk2)を遅延させたクロック(clk3)を生成したいのですが,どのようなプログラムを作成すれば良いのでしょうか？ clk1からclk2を生成するところまでのプログラムは作成できているのですが,clk3の生成がうまくできません. 図で示すと以下のような信号を生成したいです. clk1 _「L_「L_「L_「L_「L_「L_「L_「L_「L_「L_「L_「L_「L　 clk2 _「　　L　_ _ _「　　L　_ _ _「　　L　_ _ _「　　L　_ _ clk3 _ _　_ 　_　_ _ _ _ _ _ _ 「　　L　_ _ _「　　L　_ 「　　L みたいな感じです. 宜しくお願いします.

みんなの回答

  • monova
  • ベストアンサー率68% (68/100)
回答No.1

申し訳ありませんが、質問者様が提示している情報では 正確な回答が出来ません。 clk2 は clk1 の何分周 にしたのか、clk3 をどの程度 遅延させたいのか、遅延後のclk1,clk2 との同期関係は どの様になっているのか…等々の条件を提示して頂かないと 回答が曖昧になってしまいます。 また、どの程度まで出来ているのかソースを提示してみては 如何でしょうか？ ザックリとした回答でしたら、clk1かclk2をクロックとして DFFで遅延させたいだけの個数を配置する。 JK-FF を利用して遅延させる。 カウンタを利用する。 等々があると思います。

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