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デジタル回路だけでクロックを逓倍するには
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No.1 です. > ロジックだけで の意味を厳密に言うのなら,ロジックには時間の概念がないので 逓倍(つまり新たにタイミングを作り出すこと)は 不可能だと思います. 先にゲートディレを利用する方法を紹介？しましたがこれは 厳密にはアナログ要素を利用したものであり 「ロジックのみ」ではありません. しかしタイトルで「ディジタル回路のみで...」とあるので, 精度,安定性がさほど必要でないのなら,他の方法として ゲートディレイ１段を利用し50～200MHz位を発振させて 「ディジタルPLL」を構成する方法も考えられます. 当然ジッタ(時間軸に対する変動)も発生します.
その他の回答 (2)
- kabasan
- ベストアンサー率44% (264/588)
通常、クロックを逓倍する場合はPLLが使われますが、PLL自体をFPGAで組むのは難しいでしょう。（PLLに関する充分な知識が有ればできるでしょうが） そんな労力をかけるより、PLL入りのFPGAを持ってくればあっさり出来てしまいます。
お礼
回答ありがとうございます。移植性の問題で、用意されている逓倍機能を使用できないことを、あらかじめ断っておかなかったのは説明不足でした。申し訳ありません。 回答の中に「PLLに関する十分な知識があればできる」とあることもあり、これからPLLの勉強をしていこうと考えています。
- saru_1234
- ベストアンサー率33% (452/1341)
昔使った手段で,逓倍と呼んでもよいのか疑問ですが. 20MHz の元クロックのデューティー比の精度が要ります. 20MHzクロックと,それをゲート数段通して12.5nS遅らせたものとを X-OR (またはX-NOR)とると 一応40MHz を得られます. ただし得られた40MHz のデューティー比は ゲートディレィのバラツキに影響されます.
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お礼
回答ありがとうございます。「ロジックだけで」という表現は不正確でした。頂いた回答の中の「ディジタルPLL」について、勉強しようと思います。