• 締切済み

乗算回路を位相比較器として用いたPLLの周波数引き込み

現在、PLLの設計をしています。 最近ではPLL設計時に、位相比較器ではなく位相周波数比較器が使われているようですが、今設計しているPLLでは、入力周波数も出力周波数もSin波を用いるため、アナログ回路の乗算器を用いて位相比較器としています。 そのため、出力周波数を入力周波数まで引き込む過程が必要になってくるのですが、具体的にどのようなプロセスを踏めば良いのでしょうか? 環境としては、VCO部にDDS(FPGAで動作させてる)を用いているので、デジタル処理もできると思います。位相比較器後のループフィルタもFPGAで行う予定です。

みんなの回答

  • rabbit_cat
  • ベストアンサー率40% (829/2062)
回答No.3

なんで、今さら、わざわざ乗算器を用いたいのか(普通にPFDを使えば)と思いますが、何か事情があるのですか? 別に、波形がsin波でもPFDは使えますけど。 乗算器を使うPLLはあんまり性能でないですよ。 あと、もっとよく分からないのが、DDSでVCOを作るってことですか? ここでVCOと言っているのは、リファレンスクロック用の発振器じゃなくて、PLLの本体の中にあるVCOのことですよね? だとするなら、DDSで欲しい周波数のsin波を直接作れば、それでもう完成(わざわざPLLにする必要がない)だと思うのですが。 もしかすると、ある決まった周波数の波形が欲しいということではなくて、とにかく、リファレンスのN倍の周波数にするってことが重要なんでしょうか? 発振周波数としてどれくらいを想定しているのかわかりませんが、DDSで波形が作れるような遅い周波数なんだったら、リファレンスをADして周期を測って、その1/Nの周期になるsin波をDDSで発生させれば、て思います。

回答No.2

アナログ乗算器だけは止めた方がエエですよ. 大昔,アナログ乗算器を2個(0°と90°)使いフーリエ分析器の実験をしたことがありますが,オフセット・ドリフトが大きすぎて,敢えなくぽしゃってしまいました. PLLに使うと,ジッタが大きすぎるんじゃないでしょうか?

  • A-Tanaka
  • ベストアンサー率44% (88/196)
回答No.1

PLLの設計をしているのかどうか? ちょびっと分からないのですが・・・。 普通は、こんな風に設計します。 http://www.cqpub.co.jp/hanbai/books/33/33451/33451.pdf ただしあくまでも見本なので、参考までに。

pushpone
質問者

お礼

お早い回答ありがとうございます。 この「PLL回路の設計と応用」という本は読ませて頂きました。 fcの求め方はとても参考になったのですが、残念ながらここで紹介されている位相比較の方法は乗算器ではなく、位相周波数比較器をメインに話を進めているので、あまり参考にできませんでした。 また何か情報がございましたら宜しくお願いします。

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