FPGAにおけるバスの引き回し

質問

よろしくお願い致します。
現在、アルテラ製「CycloneIII」のFPGA設計を行っております。
使用言語はVHDLです。

FPGAにはマイコンからのアドレスバス(26bit)、データバス(16bit)、
nWR、nRD、nCSが接続されます。
さらにFPGA内部には120個のレジスタが用意され、
マイコンはこのレジスタに対してアクセスを行います。

当初、FPGAは正常に動作していました。
しかし、仕様追加でレジスタを数個追加しただけで
今まで正常に動作していたレジスタが動作しなくなりました。
（書き込みができない、出力データに抜けが生じる等）

そこで皆様に質問ですが、
FPGA内部に100を超えるレジスタを用意する場合
一般的にバスや制御信号をどのようにして引き回しているのでしょうか。
（ファンアウトを減らすためにnWR信号を各レジスタごとに用意する等･･･）

何卒よろしくお願い致します。

回答No.1

noname#230359 · ベストアンサー

FPGA内部の使用レジスタ数は気にしていません。
また内部配線についてもIDEなどに基本お任せです。

じゃあ何を決める必要があるのか？
論理合成時の制約条件です。
制約条件を設定することで１セルからのファンアウト数なども
制限できるはずですよ。

ただ、ご質問の内容はかなり確率が低い気がします。
電力的に厳しいのであればFPGAの入出力バッファのランクを１つ落として見てください。
逆にタイミング的に厳しいのであれば入出力バッファのランクを１つ落として見てください。

またレジスタを駆動するクロックは何でしょうか？
FPGA内部クロックとマイコンからの入力信号の論理を取って生成していませんか？
ここでのタイミング違反の可能性が高いんじゃないかと思うのですが。

お礼

回答して頂きありがとうございます。
ご指摘のとおり、タイミング違反がみつかりました。

補足

早速の回答、ありがとうございます。

レジスタの駆動クロックは100MHzです。
マイコンからのnWR, nRD信号はFPGA内でFFの同期化を行った後、
立下りを検出して1クロック分のパルスを出力するようにしています。

そのほかの、アドレスバス、データバス、nCSは
非同期で入力しています。