- ベストアンサー
3bitのカウンタ回路
mahazeの回答
- mahaze
- ベストアンサー率29% (217/731)
DFFを使うんだから同期式カウンタですね。 アップダウンカウンタとは書いてないので、アップカウンタでいいのではないでしょうか?
関連するQ&A
- 11進カウンタについて
11進非同期式カウンタが上手く作れません; ちなみに教科書を参照して作成したところでは、 状態遷移は カウント値 Q0 Q1 Q2 Q3 10 0 1 0 1 0 0 0 0 0 のようになり、上表より0→0と1→0の二通りの変化がある。 (1)Q0について 入力が1→0のとき、そのままではQ0は反転してしまうので、修正措置として、「Q1のNAND出力(Q1バー)をJ0に入れておく。」 (2)Q1について 前段の出力が0→0であれば、Q1はそのままの状態を保持してしまうので、修正措置として、「Q1、Q3とクロックのANDをとり、これと前段(Q0)の出力のORをFF1のクロックに入れる。」 (3)Q2について (1)の措置と同様なので、「Q4のNAND出力をJ3に入れておく。」 (4)Q3について (2)の措置と同様なので、「Q1、Q3とクロックのANDをとり、これと前段(Q2)の出力のORをFF3のクロックに入れる。」 というように設計して実際に製作したのですが、正しく動作しませんでした; 回路に問題があるのか、半田などの作り方に問題があるのか解りませんので、是非教えていただきたいです;
- ベストアンサー
- 物理学
- 回路設計で困っています
大学で非同期R+同期式JKフリップフロップによる14進ダウンカウンタを設計しなさい。という課題がでたのですが、設計する方法を教えて下さい。 Rはリセットらしいです。 資料にアップカウンタの設計は書いてあるのですが、ダウンカウンタはどう設計すればいいかわかりません
- 締切済み
- その他([技術者向] コンピューター)
- カウンタ回路
JK-FFを用いてカウンタの実験を行なったのですが、いくつか質問があります。自分なりに思うことも書いてみます。分かる方アドバイスよろしくお願いします。 (1)非同期式N進カウンタでハザードの発生理由と対策 非同期式カウンタではCKを統一していないためハザードが出来るんですか?ハザードをなくすためにはCKを共通にして同期式にすればいいんでしょうか・・・? (2)同期式16進カウンタをBCDカウンタとして使うには回路をどう変更したらよいか? 実験で使った回路はJK-FFを4段にしたものです・・・。 (3)4ビットシフトレジスタの動作原理とLSIの中に使われている例をあげよ 参考URLなどいいのでよろしくお願いします!!
- ベストアンサー
- 物理学
- フリップフロップのカウンタについて
JKフリップフロップを用いると2進カウンタなどができますよね、 そのなか(非同期式カウンタ)で前段のFF(フリップフロップ)の出力から次のFFのCK(クロック)等の入力として用いられているのがありますが、それはどんな理由でそうしているのでしょうか? おねがいします。 質問がわかり難い場合は補足つけます。
- 締切済み
- 物理学
- フリップフロップを用いた同期式カウンタの設計について
フリップフロップを用いた同期式カウンタの設計について フリップフロップを用いた同期式カウンタは動作上、 入力のクロックがポジティブエッジトリガ型でもネガティブエッジトリガ型でも出力結果に影響はしないのでしょうか?
- 締切済み
- 科学
- 非同期型2のn乗カウンタ回路
観覧ありがとうございます。 質問は、 非同期型の2のn乗加カウンタにおいて、FFのクロック入力から出力が変化するまでの時間をtFとすると、正しい出力がまったく得られなくなる周波数はどのように表わされるか。 自分で調べてみましたが、わかりませんでした。 回答お願いします。
- ベストアンサー
- 物理学
- 同期式カウンタはアップカウンタ?ダウンカウンタ?
たとえばネガティブエッジトリガ型JKFFを用いて同期式5進カウンタを書けと言われた場合、アップカウンタなのでしょうか?それともダウンカウンタなのでしょうか? それとも同期式カウンタはアップ、ダウン関係ないのでしょうか? お手数おかけしますがよろしくお願いします
- ベストアンサー
- 電気・電子工学
- プリセットダウンカウンタ(ロジックIC)
74HC193(4bit Presettable U/D counter)を2個用いて,8bitのダウンカウンタを製作したいと考えております. 前提条件としては,1MHzのクロックと任意周波数の入力パルスがあります.(既に製作済み) 実現したい動作としましては,任意周波数の入力パルス(パルス幅は1us程度)があるたびに,一定時間(DIP等でダウンカウンタにプリセット)出力したのち,次のパルスが入るまではLow状態を保つ,といったものです. 現在までに製作したものでは,JK-FFと74HC193の組み合わせによって,入力パルスとダウンカウンタのBorrow信号によってFFをトグルさせるような構造にしてみました. ところが,2つのダウンカウンタのBorrow信号の接続が間違っているためか,Borrow信号の波形が不規則な動きをしてしまいます. ご教授いただきたい内容としまして, 1. 74HC193等のICを複数個用いてダウンカウンタを構成する場合,クロック入力,クリア入力,Borrow出力等の相互接続はどのようにすればよろしいのでしょうか? 2. プリセット値をロードしてダウンカウント(1回目)を行ったあとはロード信号が入れば再びプリセット値からダウンカウントを始めるのでしょうか? 3. 上記に関連しまして,現在のところクリア入力はGNDに落としているのですが,動的に信号を入れてやる必要があるのでしょうか? 複雑,多岐に渡るご質問で大変恐縮ではありますが,何卒ご指導いただければ幸いです.
- 締切済み
- 物理学
補足
クリアが0の時は下のようになるきがするのですがクリアが1の時は クロックの立ち上がりで出力0となるとあるのですが 次の状態のq0n~q2nまですべてが0になるのでしょうか? それとクロックが0か1も遷移図入れないといけないのでしょうか? 現在の状態 次の状態 clear q2 q1 q0 q2n q1n q0n 0 1 1 1 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 1 0 0 1 1 0 0 1 1 1 0 0 0 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 0 1 1 1