デジタル回路

質問

セレクタスイッチを１にするとアップカウンタになり０にするとダウンカウンタになる同期式８進カウンタの回路の設計の仕方を教えてください。
ＪＫ－ＦＦを３つ使用するのとＣＬＫが立ち下りエッジなのが条件です。

回路図が書かれたサイトがあれば教えてください。

よろしくお願いします。

回答No.2

maccha_neko

＞同期式はＣＬＫに全て同じ入力が入るのでそこにＡＮＤとＯＲを使った回路を挟むのではないかと考えているのですが。

そうですね．だから「今の各ビットの状態や入力信号の状態によって，次の自分の状態を決める」んです．その条件がどういうものになっているのかを整理していけばそれほど難しくはないでしょう．

たとえば，２桁のアップカウンタなら
00=>01=>10=>11=>00・・・
となるわけですから，
・最下位：
　今回'1'なら次は'0'（'0'なら'1'）
・２桁目
　'01'や'10'なら次は'1'（'11'や'00'なら'0'）
　となってるでしょう？
そうやって真理値表ができたら，あとは丹念に論理を整理していけば良いわけですね．

お礼

再回答有難うございます。なんとなくわかりました。

回答No.1

maccha_neko

まずは真理値表を書いてみましょう．
次に各桁が'1'や'0'になる条件を洗い出していけば出来ますよ．
ちょっと面倒くさいですけど，難しくはないはずです．

お礼

回答有難うございます。

補足

もうちょっとヒントください。
アップダウンカウンタの非同期式８進カウンタならわかるのですが。同期式はＣＬＫに全て同じ入力が入るのでそこにＡＮＤとＯＲを使った回路を挟むのではないかと考えているのですが。