CMOSのNOT回路

質問

CMOSのNOT回路の動作がどうしても納得いきません。
ゲートが１(5Vなど)になるとゲートにホールが集まり、nMOSのゲートと接合されているn層?の電子がホールに引き寄せられて、電子がゲート付近に集まり、ソースからドレインに電子が流れることができるため、nMOSが動作し、結果としてOUTPUTが０になるということは理解できるのですが、ゲートが０になるとなぜpMOSが動作するのでしょうか？
０というのは別にゲートに電子が集まっているわけではないと思うのですが.. ゲートが-1(-5V)でpMOSが動作するなら納得するのですが。
私がよく理解しておらず、上記の文に間違いがあるかもしれませんが、ともかく教えて下さい。

回答No.1

oyaoya65

CMOSの「NOT回路の具体的構成」および「N型MOS-TR」と￥N型MOS-TR」のスイッチ動作については下記URLをご覧ください。
http://www.ie.u-ryukyu.ac.jp/~wada/digcir03/gate.html

CMOS-NOT回路の中で下側のNMOS-TRは
上記URLの図の「N型MOSトランジスタ（略して、NMOS）」にあたり、上側がドレイン（D、共通出力端子)で下側がソース（S、アース)です。
その動作は
ソールに対して正の電圧（論理の１）がゲート（G)に加えられるとD-S間がONになります。
ソースに対して接地電圧（論理の０）がゲートに加わえられるとD-S間はOFFになります。

他方、CMOS-NOT回路の中で上側のPMOS-TRは
上記URLの図の「P型MOSトランジスタ（略して、PMOS）」にあたり、上側がソース（S、+電源電圧に接続)で下側がドレイン（D、共通出力端子)です。
その動作は
ソースに対してソース電圧（論理の１）がゲート（G)に加えられるとG-S間に電圧が加わらないことになり、D-S間がOFFになります。
ソースに対して接地電圧（論理の０）がゲートに加わえられるとS-G間に負電圧が加わり、D-S間はONになります。

＞ゲートが０になるとなぜpMOSが動作するのでしょうか？
＞０というのは別にゲートに電子が集まっているわけではないと思うのですが.. ゲートが-1(-5V)でpMOSが動作するなら納得するのですが。

ゲートがOV（論理0）のときP型MOSのD-S間にはほぼ電源電圧分の論理０の電圧がかかります。PMOS-TRはソース（S）が＋の電源電圧に接続され、ドレイン（D)が共通出力端子に接続されていることを認識されていないために勘違いされています。
０の入力がゲートに入ったとき＋電源電圧に接続されたソースに対して、Oボルト近い論理０のゲート入力は、立派な-５V近くのG-S間電圧になりますよ。

お礼

ありがとうございました。
ドレインが共通出力端子に接続されていますね。
もう一度よく考えてみます。