電子回路設計について

質問

元電子回路設計技術者です。
電子回路設計から10年間ほど遠ざかってまして、浦島太郎状態です。電子回路設計の現状についてお尋ねします。
以前はアナログ、デジタルの回路設計後に試作回路を
組み立て、それで評価していましたが、最近はどうなのでしょうか。
シミュレーション技術が発達してきていると思いますが、どの程度迄行われているのでしょうか。
試作回路は作らないことが多いのでしょうか。

回答No.6

VAN613

No.5です。

すみません、初めに私が一番書きたかった文章付け
忘れてしまいましたm(__)m。

現状のシミュレーション技術はNo.5に書いたような
感じです。なので、昔のカットアンドトライで学んだ
設計者の方によるノウハウは、回路シミュレーション
を有効活用すればそれを明確な理論として共有化
させる事が出来、非常に有用だと思います。初めは
大変だと思いますが頑張って習得して下さい！

回答No.5

VAN613

アジレント製のシミュレーションツール（ADS）を
メインに使っています。2.5次元の電磁界解析ツール
（モーメンタム）や3次元の電磁界解析ツール（こちら
はansoft製ですがHFSS）もよく使っています。

きちんと理解して使っていれば試作回路はカット
アンドトライと比べて格段に減りますが、試作回路を
作らずにいきなり勝負かけたりは出来ないと思い
ます。やはりネックは能動部品のモデル化ですね。
ただ、受動部品を使った回路に関しては、配線とかGND
の影響など全て考慮すればかなり合います。あと能動
部品に関しても、ICメーカーのSPICEを鵜呑みにせず
自分が見たい特性に特化したモデルに修正出来れば
結構合います。あと、個人的にシミュレーション化の
一番のメリットであると考えている事として、
バラツキを考慮した最適化設計ですね。

とにかく重要なのは、現段階で適当に回路組んで
シミュレーションすればそれで良い、と考えるのでは
無く、あくまでシミュレーターは回路を理論的に解析
する事の手助けとして使う事だと思います（GND設計
だとか配線間の結合だとか）。

回答No.4

ext

Ｎｏ．２です。

「Ｑｕａｒｔｕｓ２」のＷＥＢエディションですがＶＨＤＬコンパイラかかります。大丈夫です。

ＶＨＤＬでデザインしてコンパイラＯＫ。
シミュレーションＯＫです。

実際にＶＨＤＬで回路を作成して試行するのが一番良い習得方法です。

テストソースを記載します。タブの設定で見づらいと思います。申し訳ありませんが、コピーして整理していただければと思います。ファイルネームはＴＥＳＴ．ｖｈｄです。これでセーブしてください。

--
--***************************************************************
--* Test *
--* Ver1.00 *
--***************************************************************
Library IEEE ;
USE IEEE.Std_logic_1164.ALL ;
USE IEEE.Std_logic_Unsigned.ALL ;
--
ENTITY TEST Is
PORT
(
CLK : In std_logic ;-- The clock in a board. --

CLRn : In std_logic ;-- Reset
ASn : In std_logic ;-- VME *Address Stolob
ASn_Fall : Out std_logic -- Output_B
) ;
End TEST ;

Architecture RTL of TEST Is

--***********************************************
--* Internal Signal Area *
--***********************************************
Signal I_SIG_ASn_0 :std_logic ;
Signal I_SIG_ASn_1 :std_logic ;

--***********************************************
--* VHDL Main Program *
--***********************************************
Begin
IC1:
process ( CLK,CLRn,ASn,I_SIG_ASn_0,I_SIG_ASn_1 )
Begin
if ( CLRn = '0' )
then
I_SIG_ASn_0 <= '0' ;
I_SIG_ASn_1 <= '0' ;
else
if ( CLK'event and CLK ='1' )
then
I_SIG_ASn_1 <= I_SIG_ASn_0 ;
I_SIG_ASn_0 <= ASn ;
end if ;
end if ;
end process ;
ASn_Fall <= I_SIG_ASn_1 and ( not I_SIG_ASn_0 ) ;

--***********************************
--* END *
--***********************************
end RTL ;

お礼

回答有難うございます。
秋葉原の大型書店に行ったら本屋が無くなっていました。お勧めの「ＶＨＤＬによるハードウエア設計入門」は
有りませんでしたが”VHDLによるデジタル回路入門”と”電子回路シミュレータPSPICE入門”を買ってきました。
どちらも体験版などのCD付きなので助かります。
Ｑｕａｒｔｕｓ２のホームページ拝見しました。今回買ってきました書籍で勉強し慣れてきましたら
Ｑｕａｒｔｕｓ２も動かしてみたいと思います。

回答No.3

ext

Ｎｏ．２です。

私のＶＨＤＬ習得期間は１ヶ月半くらいです。
基本にしたＣＱ出版の「ＶＨＤＬによるハードウエア設計入門」の精読に２週間。
練習用に開発ツールをいじって、デコーダー、シフトレジスタ、カウンター回路の記述と回路シミュレーションに４週間位。

ＶＨＤＬの本は数冊そろえましたが、一番使っているのがＣＱ出版の「ＶＨＤＬによるハードウエア設計入門」です。後の参考書はなくても実践で補えるような感じです。

ＦＰＧＡはアルテラ（ＡＬＴＥＲＡ）社製を使用していましたので開発ツールは、「ＭＡＸ　ＰＵＬＳ２」及び「Ｑｕａｒｔｕｓ２」を使用していました。

ＷＥＢエディションのフリーバージョンがありますのでダウンロードしてみてはどうでしょうか？。
「Ｑｕａｒｔｕｓ２」のＷＥＢエディションがおすすめです。但し残念なことにＶＨＤＬは使えません。
Ｖｅｒｉｌｏｇ、ＡＶＨＤ（アルテラＶＨＤＬ）、回路図入力しか出来ません。

ＶＨＤＬを使用（コンパイラ）できるものは９万８千円を出し、正規版を購入しなければなりません。

もしかしたらＦＰＧＡの他のメーカーのザイリンクスあたりがＷＥＢエディションでＶＨＤＬを使用できるものがあるかもしれません。

参考にアルテラ社のＵＲＬを張ります。
http://www.altera.com/

英語のＨＰにつながり、いろいろ書かなくてはならないので、翻訳サイトのＵＲＬも張ります。
http://www.excite.co.jp/world/

ツールはダウンロードしてもすぐ使えません。メールの添付ファイルに届いたライセンスファイルをどこかに置き、ツール上で場所を指示しなければなりません。指示は、オプションのパフォーマンスにあった気がします。

Ｖｅｒｉｌｏｇの参考書はＣＱ出版「ＤＥＳＩＮ　ＷＡＶＥ　５　入門Ｖｅｒｉｌｏｇ－ＨＤＬ記述」があります。

ＡＨＤＬの参考書はＣＱ出版「ＤＥＳＩＮ　ＷＡＶＥ　３　パソコンによるプログラムロジックの設計」があります。

ＣＱ出版ＵＲＬを貼ります。
http://www.cqpub.co.jp/

ＶＨＤＬ（Ｖｅｒｉｌｏｇ、ＡＶＨＤもそうですが）は組み合わせ論理回路の考え方は簡単ですが、クロックが入ったラッチ回路等の考え方が難しいです。

参考はＶＭＥバスのＩ／Ｆの一部です。
Asn（負論理のアドレスストローブ）の立下りを微分してタイミング信号（ストローブ信号）を作っています。

CLRn（リセット信号）が入ってきたら各ラッチはクリアします。

I_SIG_ASn_1（１クロック古いASn）とI_SIG_ASn_0（新しいASn）で組み合わせ論理回路を構成しています。
立下りを検出し、出力（I_ASn_Fall_0）します。

--*
--*** Get ASn Fall Down ***
--*
IC2:
　process ( CLK,CLRn,ASn,I_SIG_ASn_0,I_SIG_ASn_1 )
　Begin
　　　　if ( CLRn = '0' )
　　　　then
　　　　　I_SIG_ASn_0　<= '0' ;
　　　　　I_SIG_ASn_1　<= '0' ;
　　　　else
　　　　　if ( CLK'event and CLK ='1' )
　　　　　then
　　　　　　I_SIG_ASn_1　<=　I_SIG_ASn_0 ;
　　　　　　I_SIG_ASn_0　<=　ASn ;
　　　　　end if ;
　　　　end if ;
　end process ;
　I_ASn_Fall_0 <= I_SIG_ASn_1 and (not I_SIG_ASn_0);

タブの設定がうまく出ないので見苦しくなりました。

Ｃ言語とよく似ています。間違えることがよくあります。

ＦＰＧＡは大規模になり、むかしのＺ８０等もすっぽり入ってしまいます。ＣＰＵが実現できるのです。周辺回路も入ります。アナログ回路も汎用で入るところに来ています。時代の進歩はすごいものです。

御参考になれば幸いです。

お礼

回答有難うございます。
例まで提示していただき有難うございます。
数日中に秋葉原の書店に行き、お勧めの書籍を含め見てくる予定です。書籍の付録に開発ソフトも付いてますと、とても助かりそうです。ラジオデパートなどにも立ち寄りFPGAの現物、価格も眺めてきます。

＞私のＶＨＤＬ習得期間は１ヶ月半くらいです。
　期間から推測しますと大分奥が深そうですね。
今の電気屋にとってFPGAの知識は必須のようですので、早速勉強を始めます。

回答No.2

ext

４０代。男性。ハード／ソフト設計歴１８年位。

デジタル回路では、ＰＧＡ、ＦＰＧＡ（大規模ゲートアレイ）化が進んでいます。開発ツールで回路をコンパイル（ＶＨＤＬ言語入力、回路図入力）してデバイスの容量（ゲート素子）が６０％のデバイスを選択して「えいやぁっ」で載せて（基板実装）しまいます。ゲート容量が６０％なのでハードバグがあった場合、あとで容易に変更がききます。デバッグ未完でも基板を先行して作れるところが昔と違います。

昔と今では、基板の設計費が格段に安くなっています。回路図ＣＡＤでネットデーターを転送するとパターンに不備はありますが設計費２万、基板１枚で数千円で試作基板が出来てしまう時代です。懐かしいユニバーサル基板、ラッピングツール等を使った試作は、私の周囲ではやっていません。基板上でハードデバッグを行い、不具合があった場合、改版します。現状に即した実装ともなりますので試作（ユニバーサル基板でつくったもの）結果と違う事はなくなります。

ちなみに私の会社では回路シミュレート（ＳＰＩＣＥ等）は使っていません。
デジタル回路のデバッグはＦＰＧＡ開発ツール上で出来ます。

御参考になれば幸いです。

お礼

回答有難うございます。
デジタル回路設計の状況が分かりました。ソフトの変更と違い、昔のハードの変更は切ったり貼ったりして大変でしたが、今はハードがソフト化しているようで容易の様ですね。
　基板設計、制作費が数万円、数千円ですか。これではラッピングするより値段も安く確実ですね。
VHDLを習得（ある程度使えるレベル）するにはどの位の日数で出来ますでしょうか。

回答No.1

m_abe

会社や組織、そして回路の種類によって、いろいろだと思います。

私は、高周波の電子回路設計をやってますが、シミュレーションとのずれがかなりありますので、試作はかかせません。

また、今後シミュレーションがどんなに発達しても、例えば日本のものづくりを代表する某大企業には、事実に即して判断する現地現物主義の考え方がありますので、現物での確認は根強く残っていくと思います。

また、それを忘れないことが、日本の強さとなっていくと思います。

お礼

回答有難うございます。
高周波回路のシミュレーションの記事を目にする事が有りますが、まだまだのようですね。昔は高周波はカットアンドトライが当然だったように聞いています。