- 締切済み
論理回路
入力端子A,Bと出力端子C,Dとする。この回路の動作を解析せよ。って問題です。 つなみに問題には回路図がかかれていますが、ここでは式にさせていただきます。 C=BD D=A+C です。 とりあえず、入力A,Bについて考えてみたんですが、 A=0,B=0のとき、C=0,D=0 A=1,B=0のとき、C=0,D=1 A=1,B=1のとき、C=1,D=1 この三つはわかるんですが、A=0,B=1のときはCとDが同じ出力になるのはわかるんですが、 問題の動作を解析せよというのがどういう風に回答を作ればいいのかわかりません。 どなたか教えてくださいm(_ _)m
- greenboy291295
- お礼率16% (30/180)
- 物理学
- 回答数3
- ありがとう数1
- みんなの回答 (3)
- 専門家の回答
みんなの回答
- LCR707
- ベストアンサー率70% (95/135)
これは、入力が AB 、出力が CD である RSラッチの変形のような回路ですね。 AB=01 のとき、出力 CD は AB=01 になる直前の状態を保持する記憶回路になっています。 このような記憶を含む回路の解析は、ステートダイヤグラムを用いるとわかりやすいと思います。 「ステート・ダイヤグラム」とか「ステート・ダイアグラム」で検索すると、いろいろな実例が見られます。
関連するQ&A
- 論理回路の問題
3入力1出力の多数決論理回路を2入力NAND回路を用いて論理回路を作れという問題なのですが、 真理値表 a b c f 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 論理関数 f=a・b+a・c+b・c までは分かっているのですが、2入力NAND回路を使って論理回路をどのように作ればよいかわかりません。どなたかアドバイスください。よろしくお願いします!
- ベストアンサー
- その他(学問・教育)
- 論理回路 回路の解析
図1 に示す論理回路図が与えられている。入力はなく、出力はZ であり、クロック信号CLK に 同期して動作する順序回路である。状態は(Q2,Q1,Q0)の組で表すものとし、Q2,Q1,Q0 の入力をそれ ぞれD2,D1,D0 とする。以下の問いに答えなさい。初期状態は(Q2,Q1,Q0)=(001)から開始する。 この問題がわかりません 解答よろしくお願いいたします。
- 締切済み
- 電気・電子工学
- 論理回路の問題を教えてください。
論理回路の問題を教えてください。 以下の問題について、(1)と(2)は一応解きましたが、(3)が解けませんでした。 どなたか(1)、(2)の添削も含め、(3)の解説をお願いします。 問題 図2.2は、ある同期式順序回路のタイムチャートを示している。 この同期式順序回路は、Reset信号が1の時CLK信号の立ち上がりエッジに同期して動作し、 1CLKサイクルの間Outに1を出力し、続く2CLKサイクルはOutにOを出力する動作を繰り返す。 (1)この同期式順序回路を3つの状態A,B,Cをもつ状態機械として設計する時の状態遷移図を示せ。 ただし、Resetが0のときは状態Aとなること。 (2)3つの状態A、B,Cに対して2つの状態変数S1、S2を表2.1のように割り当てる。 1CLKサイクル後の状態をS1’,S2’とする時、S1’とS2’および出力Outを S1とS2を用いた式で表せ。 (3)この同期式順序回路を2つのDフリップフロップを用いて設計し、その回路図を示せ。 問題は以上です。 (1)は、添付した写真の上の図です。 (2)は、表2.1にS1’とS2’とOutを足して、それぞれの値が1の時を選ぶと、 S1’=¬S1・S2 S2’=¬S1・¬S2+S1・¬S2=¬S2 Out=S1・¬S2 となりました。 (3)は全くわかりませんでした。 よろしくお願いします。
- ベストアンサー
- その他(学問・教育)
- 論理回路
大学の実験で10個の回路の課題がありどうしても2つだけわかりません。真理値表と回路図が必要なんですけど・・・ ひとつは比較回路を作成するというもので入力A1、A0、B0、B1があり出力が|A1A0-B1B0|≧2のとき1、|A1A0-B1B0|<2のとき0というものです もう一つがまったくわからなくフリップフロップを3段使い、非同期型8進(2進3bit)カウンタ構成せよというものです。 このふたつが全然わかりません。 だれかわかるかたおねがいします。
- 締切済み
- その他(学問・教育)
- 7セグメントのディスプレイの論理回路の課題について
図1に表す順序回路を作りたい。 この回路は入力としてReset信号とクロック信号があり、出力として7セグメントのディスプレイがある。 回路の中央部が4つの状態を持ち、クロック信号の立ち上がりの時のみ状態遷移を行い、各状態に対応した10進数の数字を2進コードX1,X2,X3,X4(X1が上位)でディスプレイ・デコーダへ出す。 デコーダは2進数を入力として、入力を表す10進数の数字をディスプレイに表示するための出力a,b,c,d,e,f,gを出す。 ディスプレイは7セグメントa,b,c,d,e,f,gよりなり、それぞれ信号a,b,c,d,e,f,gガ1の時光る。 今は、自分の学籍番号(最後の4桁今回は1089)を状態10進コードとする。 入力Resetが1なら初期状態(A3)になる。その以外はクロック信号の立ち上がりにより(A3→A4→A5→A6→A3・・・のパターンで)状態遷移する。 クロック信号が立ち上がらないときは、回路の現状態が保持されている。 この回路をポジティブエージ型Dフリップフロップによって構成せよ。 そこで以下の設問すべてに答えなさい。 (1)ムーアが型順序機械に基づく、中央部の状態遷移図と状態遷移表を求めよ。 (2)中央部の拡大要求表を作成し、カルノー図により簡単化し、各フリップフロップの入力方程式を求めよ。 (3)現状態を入力とし、a,b,c,d,e,f,gを出力とする7セグメントデコーダ真理値表を書け(空欄を埋めよ)。 (4)出力a,b,c,d,e,f,gの論理関数を、それぞれカルノー図を用いて簡単化せよ。ただし、論理簡単化の際にはドントケーアを利用すること。 (5)入力方程式と出力式をAND-OR-NOTゲートとDフリップフロップで構成を求めよ。 の問題をかなりの期間考えてるのですがわかりません。 教えてください。
- ベストアンサー
- その他([技術者向] コンピューター)
- 論理回路 マルチプレクサ 回路設計
以下のような真理値表のマルチプレクサを論理回路で設計することは可能でしょうか?3ビット入力6ビット出力です. カルノー図を使用するのでしょうか? どなたかご教授お願い致します. 入力 出力 A B C DE FG HI 0 0 0 00 00 00 0 0 1 01 01 10 0 1 0 01 10 01 0 1 1 01 10 10 1 0 0 10 01 01 1 0 1 10 01 10 1 1 0 10 10 01 1 1 1 10 10 10 表示がずれてしまって申し訳ないです。
- ベストアンサー
- 物理学
- 論理回路 / デコーダー / ALU
2系統の入力A0、A1と4系統の出力B0~B3を持つ、2ビットのデコーダーを用いて 3系統のデータ入力D0,D1,carry-inと、2系統のデータ出力E,carry-outを持った、1ビットのALU回路を構成したい。 ALU回路の命令はA0とA1の2系統の入力があり、上記で設計したデコーダーを用いて、以下の表1通りに、入力と出力の間の関係を制御したい。このような1ビットALU回路を設計せよ。 表1 A0|A1|E|carry-out 0|0|3ビットの入力(D0,D1,carry-in)からなる全加算器の和ビット|3ビットの入力(D0,D1,carry-in)からなる全加算器の繰り上がりビット 0|1|D0 AND D1|0 1|0|DO OR D1|0 1|1|if(DO==D1) 1else 0|0 という問題です。 表がみにくくて申し訳ありません。 デコーダをマルチプレクサにして、4パターンつくって、それぞれの動作をするようにつなぎあわせればいいのだと思うのですがつなぎ合わせ方がわかりません。 ご教示お願い致します。できればビジュアルがあるとありがたいです。
- 締切済み
- ハードウェア・サーバー
- 論理回路に関する質問です。
回路に関する質問です。 下の図はNOTゲート2個とRC直列回路の組み合わせによるパルス遅延回路です。(aが入力、dが出力) この回路についての課題が出されているのですがググったり、テキストを参照しても分からないので質問させていただきました。 (1)この回路ではなぜパルスが遅延するのか (2)R=25kΩ、C=2000pFの時の遅延時間 この2題なのですがどちらか片方だけでも構いません。 また解説等つけてもらえると本当に助かります。 よろしくお願いします。
- ベストアンサー
- 電気・電子工学