HDLの言語の違いについて

質問

今大学の4年生です。
そこでVerilogHDLを習っています。
来年、他大の院に行きます。
そこではVHDLを習うそうです。
正直、言語が違うのは結構な負担になります。
特にVHDLは記述量が多そうなので結構不安です。
自分の中ではVerilogHDLのほうがC言語らしくてしっくりきます。(CでもFPGAはできるらしい？？
VHDLは記述が硬すぎる気がします。

率直に聞きますが、VHDLとVerilogHDLどちらのほうが開発に向いているのでしょうか？
また、同じ回路を作るとしても言語でFFやTrの数が違ったりするのでしょうか？

回答No.1

P0O9I · ベストアンサー

私も VerilogHDLで初めましたが、ユーザーの意向でVHDLでの開発もしました。
私の感覚では、どちらでも対して変わりません。記述量が多いといっても、コピペを使うことで、大して手間は増えません。
VerilogHDLの経験があれば、考え方は同じ様な物ですから、VHDLでの記述は慣れだけの問題です。

どちらでも同様に開発できるから、並立しているのです。FFやTrの数等の結果も変わりません。
一度、VHDLで書いてみることです。

お礼

ありがとうございます。
そうですよね、考え方さえわかれば言語の違いはあとについてきますよね。
フリーの開発環境でVHDL練習してみます。