ディジタル式クロック同期回路におけるフィルタ回路のデジタル化

質問

クロック同期しているON/OFF(1or0)信号のフィルタ回路として、前記ON/OFF信号をＣＲフィルタ回路で入力信号をなまらせ、その後段にヒステリシスコンパレータで再びON/OFF信号として取り出す方法により、クロック同期しているON/OFF信号の波形整形が出来ますが、上記フィルタ回路をディジタル化したいのですが、参考になるＵＲＬや本または、回答で説明可能な方、よろしくお願い致します。

回答No.2

LCR707 · ベストアンサー

こんにちわ。
　接点信号にCRを入れてなまらせたのち、波形整形する回路は、チャタリング除去回路などと言います。スイッチをONさせたとき、接点がバウンスして約10mS程度信号がオンオフを繰り返すチャタリングが生じますが、これを除去し、オフからオンへ１回だけ遷移させるための回路です。もちろんオンからオフへの遷移も同様です。
　信号の周波数がかなり異なる場合は、チャタリング除去回路とは言わず、別の名前のこともありますが、動作としては同じです。

　今、仮にクロックを１MHｚとし、CR遅延時間を16μSとすると、これをデジタル的に実現するには、４ビットのアップダウンカウンタ(U/D-Counter)と、RSフリップフロップ(RS-FF)を用意し、U/D-CounterのCarry出力をRS-FFのSet入力に、U/D-CounterのBorrow出力をRS-FFのReset入力につなぎます。なお、U/D-Counterは、0から15までのカウント動作に制限し、15→0や0→15のカウントアップをしないようにします。
　U/D-CounterとRS-FFのCLKに1MHzクロックを入れ、U/D-CounterのU/D入力に目的の信号を入れれば完成です。入力が1のとき、U/D-Counterはカウントアップしていき、15に達するとCarryを出力するので、次のクロックでRS-FFはセットされます。入力が0のときは、カウントダウンするので、0に達するとBorrowを出し、次のクロックでRS-FFはリセットされます。入力信号が途中でふらついて0や1になると、その分カウントが滞って出力の遷移が遅れます。

　アップダウンカウンタの代りに、双方向シフトレジスタ(Bidirectional-SR)を用いることもあります。上記と同じにすると１６ビット長になるので、少々ハードウエアが多く必要ですが、0→15や15→0のカウント制限をしなくて良いので、回路は簡単です。SRの左端入力に1を、右端の入力に0を入れ、信号が1のとき右へ、0のとき左へシフトするようにします。SRの右端出力が1になったとき、RS-FFをセット、SRの左端出力が0になったときRS-FFをリセットするように接続します。

　実際にどのような方法で実現されるのかは知りませんが、上記U/D-Counter方式の場合、4～6ビット長位なら、GAL16V8とか22V10などのPLD１個に全回路を入れることができます。VHDLで記述しゲートアレイに入れるのなら、もちろんずっと長い遅延が可能です。

お礼

ご丁寧、且つ具体的な回答を頂きまして有り難う御座います。
正月休み中にでも回路試作をしてみます。

回答No.1

noname#6587

若い頃は回路設計していた者です。ここ、二十年くらいはしていません。その積りの回答です。
　整形が目的ならシュミットトリガのＩＣを通せばよいのでは。クロックに同期させたいのなら、、
クロックの立ち上がりに同期しているなら、立下りで信号をラッチし、さらにそれを立ち上がりでラッチしたらどうでしょうか。１クロック分遅れるけど。
　元のクロックを作るのに数倍の周波数のクロックにして、同じようなことを考えれば、、。