TTLを通るとグリッチは無くなることがあるか？

質問

CPLDのシュミレーションで幅が2nｓ位のグリッチが出ています。グリッチを無くそう
と努めたのですが、、私の力では、無くすのは無理そうです。
　　CPLDから出て、TTLを通して、外部出力するのですが、TTLを通った後、グリッチ
は観察されるのでしょうか？　カタログ等を見ると、TTLの立ち上がり、立ち下りは、
10－20ns位かかるように書いてあるのですが、これ以下でも駄目なのでしょうか？　
どなたかご経験のある方、教えて下さい。

回答No.2

el156 · ベストアンサー

2nsのグリッジはCPLDのdelayがmaxでもそれ以上にはなりませんか？次の段はグリッジがあると誤動作する恐れがある回路ですか？CPLDの回路は同期回路でしょうか？そうだとすると最後にフリップフロップで受けて出力するような構成は取れないですか？もし同期回路でないなら、入力のスキューでグリッジは大きく変わってしまいませんか？

回答No.1

noname#159900

多分消えるでしょう。Hi-Speedのものでは、出力に若干のコブが出る可能性があります。

標準のC-MOSでは65nsの遅いのもあります。

又、その入力に10kΩの抵抗1本を直列に入れるだけで、入力容量の影響でCRフィルターとなり、2nsは吸収されます。
1-100kΩまで試されても構いません。

この様な使い方は入力インピーダンスが高いC-MOSなら簡単ですが、別にTTLでもCRフィルターを使っても構いませんが・・。