CMOSインバータ(4069)の出力電圧と増幅について

質問

先日、CMOSインバータ(4069)を用いた回路について学びましたが、そこで分からない点がでてきましたので質問させていただきます。
　CMOSインバータの出力電圧は何Vになるのですか？
　CMOSインバータの構造はNPN型とPNP型のトランジスタを
入力端子に対して並列につないで構成され、またトランジスタの電圧降下が約0.7Vなので、出力電圧は入力電圧-0.7Vということになるのでしょうか？
　また、CMOSインバータを並列に並べると電圧が増幅できるそうなのですが、例えばインバータを4つ並列に並べた
時には出力電圧は4倍になるのでしょうか？並列接続では
各素子に等電圧がかかるのでそうなるような気がするのですが、信号が4つに分かれる時に信号の減退等は考慮する必要はないのでしょうか？
以上、宜しければご回答お願いいたします。

回答No.1

dojustice · ベストアンサー

4069はデジタルICですので、入力電圧に比例した出力は出ません。
デジタルICの出力は（入力も）、H(Highレベル）か、L(Lowレベル）か、のどちらかしかないのです。

4069はインバータですので、入力がHになれば、出力はLになり、入力がLになれば出力はHになります。

最大出力電圧は電源電圧によって決まります。

>CMOSインバータの出力電圧は何Vになるのですか？

TC4069BPのデータシートには、電源電圧5.0Vのとき、4.95V min（25℃）と出ています。
（ほとんど電源電圧と同じ、ということです）

>CMOSインバータの構造はNPN型とPNP型のトランジスタを入力端子に対オて並列につないで構成され・・・

「NPN,PNP型のトランジスタ」ではありません。
下記URLに示すように、上側にPチャネルのMOS FETが、下側にNチャネルのMOS FETが、「直列に」接続された構造になっています。
http://web.iizuka.vu.kyutech.ac.jp/LSI/pdf/vol6-text.pdf

>CMOSインバータを並列に並べると電圧が増幅できるそうなのですが・・・

上記のようにデジタルICは電圧は問題にしません。
しかし、並列に並べることで強力になります。
これをドライブ能力が増える、と言います。
これは電流出力が増えた・・・と解釈してもよいでしょう。

並列にすることで、１個に加わる電流は確かに減ります。
しかしデジタルICは電圧さえ十分にかかっていればよいので、電流が減ったことは
問題になりません。

補足1　最初にデジタルICは、LかHしかない(これを0, 1ということもあります）といい
ましたが、もひとつ「開放」という状態を持ったデジタルICがあります。
ただし、4069にはこの機能はありません。

補足2 デジタルICは「入力と出力は比例しない」といいましたが、比例させた使い方
もあります。
しかし、これは「本来のデジタルICを、
アナログ的に使ったもの」で、特殊な使い方とみてよいのではないかと思います。
http://www.kawachi.zaq.ne.jp/meiling/kousaku/jk_cmosinv_amp.html

参考URL：

http://web.iizuka.vu.kyutech.ac.jp/LSI/pdf/vol6-text.pdf

お礼

返事が遅れて申し訳ございませんでした。丁寧に解説していただきありがとうございます。

　出力電圧はデータシートに記載されていたのですね。考えても分からないはずです。
また、並列につなぐことによって出力電流が増えるといった理由も分かりました。
　FETはまだ学習していないのでよく分かりませんが、しっかりと勉強して参考にさせていただきたいと思います。

回答No.3

dojustice

「直列」では？　(^_^;)

回答No.2

Teleskope

>>トランジスタの電圧降下が約0.7V <<

　0.7Vなのは バイポーラ・トランジスタのベースとエミッタの電圧です。FET では電圧は一定してません。

>>　出力電圧は入力電圧-0.7Vと <<

　それは エミッタ・フォロア回路の場合です。FET では通用しませんから ハッキリ分けてください。ここは先にバイポーラ・トランジスタを習った人が必ず混乱するところですね。　CMOSは 言わばエミッタ接地なのです、ベースに入れてコレクタから出てます。図をよく見てください。

>>　並列接続では信号が4つに分かれる時に信号の減退等は考慮する必要はないのでしょうか？ <<

　FET は入力抵抗が極めて極めて高いので、数個並列にしてもほとんど変化ありません。（ただし、コンデンサ成分が効いてくるような高い周波数では信号が減衰します。）

>>　並列に並べると電圧が増幅できるそうなのですが <<

　たぶん聞き間違いでしょう。電流を供給する能力が増えます。水道の蛇口複数と同じです。これは CMOS の長所のひとつで けっこう役立つ場合があります。

　余談；
>>　CMOSインバータの構造はNPN型とPNP型のトランジスタを<<

　いえ、モス・トランジスタを並列にしてます。
（ NPN,PNP はバイポーラ・トランジスタの方です。試しに NPNP と NPN を CMOS と同じ形につないだ回路を想像して下さい。＋電源 → PNPのエミッタ → 同ベース → NPNのベース → 同エミッタ → グランド。この間に抵抗がひとつも無いから 大電流がドドッと‥‥。　これが CMOS とぜんぜん違うところです。）

　参考までに
http://www.semicon.toshiba.co.jp/td/ja/General_Purpose_Logic_ICs/CMOS_Logic_ICs/20010929_TC4069UBP_datasheet.pdf

　参考までに、冒頭の図は、FETのスレッショルド電圧が共に1V、gm が共に 1mS（みりシーメンス）、抵抗が10kΩ にしてあります。
図の FETのシンボルは アメリカ流です。バイポの PNP と NPN の図で育った人にも分かりやすいように配りょしたシンボルです。

お礼

返事が遅れて申し訳ございませんでした。丁寧に解説していただきありがとうございます。