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接合型FETの伝達特性で
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変わった実験ですね。質問は以下の2つだと思います。 (1) なぜゲート電圧を正にするとゲート電流が流れるか (2) ゲート電圧が正の領域でもID-VDS特性が飽和しているのはなぜか (1) について 実験されたFETは 2SK30などの nチャネル型だと思いますが、VGS>0 にすると順バイアスになるので、pnダイオードと同じように、ゲート電流は指数関数的に増えます(あまり流すと壊れるので注意)。nチャネルの接合型FETは、下図のように、チャネル(ドレイン-ソース間)が n 型半導体、ゲートが p 型半導体になっています。 ドレイン (VD) │ ┏━┷━━┓ ┏━┷━━┓ ┏━┷━━┓ ┃ n ┃ ┃ n ┃ ┃ n ┃ ┠──┐ ┃ ┃ ┃ ┃ ┃ 空乏層→┃ │ID┃ ┠──┐ID┃ ┃__ ID ┃ ←IG┠─┐│↓┃ ┠─┐│↓┃ IG → ┠─┐│↓ ┃ VG──┨ p││ ┃ ─┨ p ││ ┃ ─┨ p ││ ┃ ゲート ┠─┘│ ┃ ┠─┘│ ┃ ┠↓┴┘ ┃ ┠──┘n ┃ ┃ ̄ ̄ n ┃ ┃IG n ┃ ┗━┯━━┛ ┗━┯━━┛ ┗━┯━━┛ │ ソース (0V) (1) VGS < 0 のとき (2) VGS = 0 のとき (3) VGS > 0 のとき VGS < 0 のときのゲートは、ソースに対してもドレインに対しても逆バイアス( VGS = -VG < 0、VGD = VG - VD < 0 )なのでゲート電流 IG はわずかなリーク電流分しか流れません(図(1))。VGS = 0 のときは、ゲートとソース間は電圧差がない( VGS = 0 )ので、その方向には電流は全く流れませんが、ゲートとドレイン間は逆バイアスになっている( VGD = VG - VD < 0 )のでリーク電流程度の電流が流れます(図(2))。VGS < 0 のときは、ゲート-ソース間が順バイアスになるので、nダイオードと同じように、ゲート電流 IG はVGSの増加と共に指数関数的に増えます(図(3)にも IG の流れが示されています)。 (2)について 上の図ではゲートとチャネル間に形成された空乏層も示してあります。空乏層の幅はpn接合の逆バイアス電圧が大きくなると増加します。図でもそうなっていますが、VGS マイナス側からプラス側に大きくなるにしたがって、ゲート-ソース間の空乏層が小さくなり、VGS > 0 の領域ではほとんど消失します。ただし、チャネルの途中に電圧勾配がある(チャネルの上に行くほど電圧が高くなる)のでその部分の空乏層はなくなっていません。ゲート-ドレイン間の空乏層も同じで、VGSをマイナスからプラス側に増加させていくと、VGD(負の電圧)の大きさが小さくなってくるで空乏層が小さくなっていきます。しかし、VGS > VD とならない限り、ゲート-ドレイン間は依然として逆バイアスになっているので空乏層は存在します。ドレインソース間のチャネル領域は、ドレイン側からソース側に行くほど、逆バイアス電圧が小さくなっていくので、空乏層幅はドレイン側からソース側に行くにしたがって小さくなります(図ではそういう風には描いていませんが)。 ここで重要なのは、GVS > 0 のときでも、ドレイン-ソース間のチャネルには空乏層が存在するということです。チャネルにできた空乏層によってチャネルが狭められていれば、FET特有の動作(ドレイン-ソース間電圧がある程度大きければ、ドレイン電流 ID が、ドレイン-ソース間電流に依らず一定の飽和特性を示す)が起こります。したがってゲート電圧が正の領域でもID-VDS特性は飽和特性を示します。
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- inara1
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>ID-VGS特性(VDSは一定)で、VGSが正になると二次曲線から外れてすこし飽和みたいな形になる データシートに書かれている ID-VDS 特性には、いろいろな VGS に対する曲線が載っていますが、ID が一定になる VDS は VGS の大きさによって変わり、 VGS が大きいほど、ID が一定になる VDS は大きくなっているはずです。VGS > 0 の場合もその延長線上にあって、VDS がかなり大きくならないと ID が飽和しなくなるので、VDS があまり大きくない場合には、ある VGS でのID が飽和領域からはずれてきて、飽和したところでの ID ( VGS の2乗に比例 )より小さくなります。そういうことが起こり始めれば、VGS-ID特性が二次曲線から外れて飽和傾向になると思います。VDS が大きいほど、二次曲線から外れ始める VGS は大きくなると思います。
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