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Verilogの言語でわからないことが
Verilogの言語で書かれたソースを見ているのですがでわからないことがところが２つあります。 Q1. `define DELAY 1 COUNTER1 <= #(`DELAY) 5'b00000; という文ですが、#(`DELAY) がどのような作用をおこすのか教えてください。 Q2. reg [4:0] COUNTER1; // Down counter1 assign SJ_TMP2 = (|COUNTER1) == 1'b0) ? 1'b1 : 1'b0; という文ですが、|COUNTER1 の| の意味がよくわかりません。
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Verilogの文法について、教えてください。 下のリストのように、if文をネストして2つのカウンタを作っています。 reg1が特定の値になったらreg2をカウントアップするという動作です。 ここで、リスト真ん中当たりの、reg2がカウントアップされるところで、 ネストしたif文(※1の箇所)のelseを入れると、そのif文の上(※2)が 実行されません。 Verilogの場合、elseは直前のif文に対応するはずなので、 影響してしまう理由が分かりません。 どなたか教えてください。 reg [9:0] reg1; // 水平レジスタ reg [9:0] reg2; // 垂直レジスタ always @(posedge clk25m or negedge rst_n) begin if(rst_n == 1'b0) begin // リセット reg1 <= 10'h000; reg2 <= 10'h000; end else if(clk25m == 1'b1) begin if(10'd800 < reg1) begin reg1 <= 10'h000; reg2 <= reg2 + 10'h001; // ※2 if(10'd600 < reg2) // ※1 reg2 <= 10'h000; // else // reg2 <= reg2; // コメントアウトしないと reg2 <= reg2 + 10'h001;(※2)が実行されない end else reg1 <= reg1 + 10'h001; end else reg1 <= reg1; end
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また似たような質問で申しわけないです。（T T；） 入力１６ビット、出力を３２ビット（←乗算器にもつなぐ入力の為）全加算器verilog記述についての質問です ****************************************************************//fulladder_16.v `timescale 1ns/10ps module fulladder_16(a,b,q); input [15:0] a,b; output [32:0] q; wire [15:0] cin; //module fulladd.v instance fulladd add0(.a(a[0]),.b(b[0]),.cin(1'b0),.q(q[0]),.cout(cin[0])); fulladd add1(.a(a[1]),.b(b[1]),.cin(cin[0]),.q(q[1]),.cout(cin[1])); fulladd add2(.a(a[2]),.b(b[2]),.cin(cin[1]),.q(q[2]),.cout(cin[2])); ： ： fulladd add14(.a(a[14]),.b(b[14]),.cin(cin[13]),.q(q[14]),.cout(cin[14])); fulladd add15(.a(a[15]),.b(b[15]),.cin(cin[14]),.q(q[15]),.cout(cin[15])); /*fulladd add0(.a(a[0]),.b(b[0]),.cin(1'b0),.q(q[0]),.cout(cin[0])); fulladd add1[15:1](.a(a[15:1]),.b(b[15:1]),.cin(cin[14:0]),.q(q[15:1]),.cout(cin[15:1]));*/ assing q = {{17{q[15]}},q}; endmodule /*ここでｑの17～33bit目までを、上の記述のqの最上位ビットで拡張したくてこのように記述したのですが、この記述ではうまくいきません。 ｑ ＝（算出された１６ビットの最上位ビット × １７）と（算出された１６ビット） で３３ビットにしたいわけです。どのように記述したらいいでしょうか？教えてください！！ｍ（＿ ＿）ｍ ちなみにインスタンスしたのはしたの全加算器です //fulladder `timescale 1ns/10ps module fulladd(a,b,cin,q,cout); input a,b,cin; output q,cout; assign q = a^b^cin; assign cout = (a & b)|(b & cin)|(cin & a); endmodule
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