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VHDLとVerilogの違いについて
Verilogでの回路設計の経験はあるのですが、VHDLでの経験がありません。 今度の仕事はVHDLで回路設計をしなくてはいけなそうなのですが、ちょっと心配です。 Verilogとの違いは何なんでしょうか？ またVerilogを知っていればすぐに理解ができるものなのでしょうか？
- nao100
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私はVHDL専門で、Verilogのことはよく知りませんが。 一般的印象としては、VHDLは無駄な記述が多く、Verilogはそれが少ないです。（Verilogにはないentity宣言が無駄に思える） 言語の習得については、VHDLを先に覚えておいたほうがいいという人が多いようです。なぜかVerilogを先に知っている人はVHDLが取っ付きにくいらしいです。 VHDLは「ada」というプログラム言語をもとに開発された「使用記述言語」で、 Verilogは「C言語」をもとに開発された「シミュレーション専用言語」です。 その辺の関係で、VHDLに比べて論理合成不可能な記述が多いと聞いたことがあります。 先日CQ出版から発売された「HDLによる高性能ディジタル回路設計」の巻末付録に「HDL対照表」が書かれているので、２言語を比較する参考にしてみてください。
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- moby2002
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こんなページがありました。http://www.din.or.jp/~yagiyagi/HTML/KNOWLEDGE/gengo.htm もうすでに見てしまっていたらごめんなさい。 私は、ハードウェア記述言語どころか、普通のプログラム記述言語も ほとんど知りませんでしたが、ＶＨＤＬはすぐに慣れました。 ハードウェア的な記述に慣れているのでれば、すぐに使えるように なると思います。
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お礼
いい本を紹介していただいてありがとうございました。対照表は便利です。