Verilog HDLで非同期のパラレル入力をシフトレジスタで取り出す方法
- Verilog HDLを使用して非同期のパラレル入力をシフトレジスタで取り出す方法を考えました。
- SN74165相当の機能を使用し、次の式を実装しました。
- SILOSでシミュレートしたところ正常に動作しましたが、Quatus IIではエラーが発生します。より良い方法はあるでしょうか？
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Verilog HDL で 74165 相当の機能
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もしかしたらalways文のclk以外の信号にも（）でくくってedgeを指示すればいいんじゃないですか？ というかalways @(negedge clk or posedge load)だけで良いような気がしますが。。。その場合はelse ifの!loadは外します。
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