• ベストアンサー
※ ChatGPTを利用し、要約された質問です(原文:CDプレーヤーのクロック交換 レベル変換)

CDプレーヤーのクロック交換 レベル変換

このQ&Aのポイント
  • CDプレーヤーのクロックを交換し、音質が劇的に変化しましたが、問題も発生しています。
  • 交換したクロックの出力が5V振幅で、デコーダーの入力電圧をオーバーしているため、不安です。
  • レベル変換をするためにインバーターを使用する方法を考えていますが、他に良い方法があれば教えてください。

質問者が選んだベストアンサー

  • ベストアンサー
回答No.2

こんにちは、 現状の状態では、受け側のICの入力端子に寄生するダイオードで電圧逃がしている可能性が高いです。 寿命が短くなる可能性があります。 対策は、考案された対策で良いように思います。クロックの抵抗分割は経験上うまくない印象があります。 クロックの内蔵バッファのICを外すと発振器の出力に負荷がかかることとなり、ジッターの原因になりそうです。 考案された回路で不都合が起こってから対策を検討されてはどうですか? 追加するバッファICの電源端子にパスコンを最短距離で配置する等の基本プレーは大事だと思います。 またEMIノイズ対策の観点から追加するバッファのグランドは、受け側のグランドから取るなどの考慮も必要かと。 (アイソレータを入れる方法は大袈裟ですし)

kontakun
質問者

お礼

回答ありがとうございます。 やはり、この方法で一度試してみます。 しかし、バッファーの段数が増えると、遅延がおきるので宜しくないですね。 74VHC04などを一段だけ入れようと思います。 おっしゃる通り、パスコンは入れます。OSコンで考えています。 3.3Vを作るのに、お勧めの入手しやすいレギュレータ、また、トレラント機能のある入手しやすい適当なインバータ(04)等も教えて頂ければ助かります。 とにかく、ジッターを少なく、パルスデューティも均等なひずみの少ない方形波にしたいと思います。

全文を見る
すると、全ての回答が全文表示されます。

その他の回答 (1)

  • nerimaok
  • ベストアンサー率34% (1125/3220)
回答No.1

抵抗入れて4.5Vって、どういう入れ方したんでしょう? モジュール出力→R1→CRin とかってやっちゃってます? これやったら、そりゃなまるでしょう。 モジュール出力→R1→CRin→R2→GND で分圧してやれば済む話じゃないかと思うんですけど。

kontakun
質問者

お礼

回答ありがとうございます。 でも、クロックの周波数は高い16.9344MHzので、浮遊容量で抵抗分圧では波形がなまると思います。

全文を見る
すると、全ての回答が全文表示されます。

関連するQ&A

  • クロックのレベル変換

    電源電圧5Vで生成されたクロックを、3.3VのFPGAで使用したいのですが、 使用するFPGAに5Vトレラントがありません。 FPGAの入力クロックのジッタ仕様は、サイクルジッタが±300ps、 周期ジッタが±1000psです。 これらの仕様を満たすために、FPGAの前段にレベル変換IC(5V→3.3V) を挿入することを考えていますが、そもそも、クロックをレベル変換 すること自体が間違っているのでしょうか? それとも、上記仕様を満たすレベル変換ICが存在するので、 上記構成で考えても問題ないでしょうか? ちなみに、電源電圧5Vで生成されたクロックを、3.3Vで生成するように 変更することはできません。 お手数ですが、ご教授をお願い致します。

  • 発振回路の出力波形がなまる原因?

    27MHzの水晶振動子にて、発振回路を作製したのですが、IC(74HCU04)の出力をオシロスコープで見ると、矩形波がなまった波形になります。 この原因は何でしょうか? 74HCU04には27MHzは速すぎる。 オシロのプローブの容量とかでなまってしまう。 とか個人的には考えているのですが、よく分かりません・・・

  • ADコンバータ(ADC08351)のクロック入力ピンについて

    周波数500KHzでVp-p=1Vの交流信号を、ADC08351を用いてAD変換したいと考えております。仕様は以下のとおりです。 Vin=Vp-p=1V(基準電圧0V) Vref=3.3V /OE=0V(つまり常にHigh状態) CLK=8MHz VA=VD=3.3V AGND=DGND=0V これで、回路構成をデータシート(ADC08351)の13ページのようにしました。入力信号の部分は多少違うのですが、まずボルテージフォロアを通し出力抵抗を下げ、その後、コンデンサ(0.1uF)を通して直流成分をカットしておりますので、まず大丈夫だと考えております。デジタル電源とアナログ電源の間のチョークコイルは470uHのものを使用しております。パスコンの値はデータシートのとおりです。個人的には、これで万全だと思ったのですが、結果、上手く復調できませんでした。 その理由として、クロック信号の入力部分となるのですが、これはクロック発振器(Vp-p=3Vほどの周波数8MHz生成)から直接わに口クリップで入力ピンにつないでおります。すると、発振器の部分をオシロスコープで測定するとVp-p=3Vほどの周波数8MHzのクロック信号が確かに出ているのですが、わに口クリップの先であるクロック信号入力ピンの部分をオシロスコープで測定すると、Vp-p=300mVほどの周波数8MHzに減衰しております。つまり、わに口クリップの両端で信号の波形が変わっております。これが原因で復調が出来ないのですが、どうすればよろしいのでしょうか? わに口クリップを使用しているのがいけないのでしょうか? もし、そうだとした場合どのように対処すればよろしいのでしょうか? どなたか分かる方がいれば教えていただけると幸いです。

  • クロック 発振回路

    clock(1MHz)を74HCU04,74HC04を用いて製作しました. その回路単体ではきちんとした矩形波(high 5V,low 0V)が観測できるのですが,それを別の回路に接続するときちんとした波形が観測できません. 具体的には,lowで0Vにならずに,1Vあたりでバタついています. また,ICが発熱していることも気になります. 電子回路は始めたばかりでよく分からなく行き詰ってしまったので,経験豊富な方,教えてもらえると助かります.

  • シフトレジスタとXORを用いたM系列信号について

    タイトル通り、シフトレジスタとXORを用いてM系列信号を出力しようとしています。 構成は下のサイトを参考にしています。 M系列乱数について「http://denshikosaku.web.fc2.com/other/Mrand.html」 画像は参考にしたサイトにあるシフトレジスタとXORの構成図です。 私もこの通りにしています。 しかし、クロックを掛けると出力電圧が0Vです。 オシロスコープにより波形を見てもM系列信号はでてきません。 手順は以下の通りにいています。 (1)VccとCLRに対し5Vの直流電圧を掛ける (2)CKに対し振幅5V(0V~5V変化)、約1~10MHzの矩形波をかける (3)出力される波形をオシロスコープで確認する 何か悪い点があったら指摘ください。詳しい方よろしくお願いします。 また別の方法でM系列信号(10Mbps)を生成できるものがあればそういった情報もいただければ幸いです。

  • 凸形波形出力回路

    凸方の波形が出力される発振回路を作ろうと考えていますが、どうやったら簡単にできますか。 入力が5Vで出力は0、2.5、5Vの3状態の波形が希望なのですが…     ___   →5V   ___|   |___  →2.5V ___|       |___→GND

  • 逆位相の電波について

    水晶発振器から1MHz程度の周波数を発振させて、逆位相の電波をつくりたいのですが、どうしたらよいのでしょうか? 今は水晶発振器の後にインバータ(74HCU04)を一回だけ通しています。 インバーター発振回路ではIN、OUTの発振波形は逆相です。 という記事をみたからですが・・・ これで逆位相の電波はでているのでしょうか? また1MHz程度では4069UBのほうが良いのでしょうか? よろしくお願いします。

  • 三端子レギュレータの動作について

    今回は出力電圧が5Vで安定化するものを使用したのですが、出力側が5Vだったのですが入力側が9~10Vくらいでした。これはなぜですか?ちなみに家庭用電源AC100Vとトランスを用いました。 あとスライダックというものを使い、入力する電圧を少しずつ大きくして出力電圧を測定したところ入力が5Vにたっするまでは出力は入力と同じ値だったのに対し5Vを越えるとそれ以上入力を大きくしても出力は5Vより大きくなりませんでした。なぜなんですか? あと入力が4.5Vのときと5.5Vのときの入力と出力を重ねた波形をオシロスコープで観測したらどのような波形になるんでしょうか?また、そのような波形になるのはなぜですか? 説明が下手かも知れませんが分かる方は教えてください。

  • PLLでのクロック分周について

    現在Quartus 8.1でFPGAを開発しているものです。 FPGAボード上の水晶発振器のクロック48MHzをメガファンクションの ALTPLLで100KHz(0.1MHz)と30KHz(0.03MHz)を作って使用したいと考えているのですが、赤い英文字で 「cannot implement the requested PLL Cause Post divider max count exceeded」 と出てしまいます。 (周波数下げすぎ?) そのまま無視して進めていくと何となく100KHzの周波数のPLL出力クロックは出来ているのですが、このまま利用すると何かジッタ等の問題があるのでしょうか? また、もしダメな場合、どのように48MHzから100KHzと30KHzのクロックを作ればよいのでしょうか?

  • 搬送波 AM クロック

    AM変調を用いて信号を送っているのですが,AM送信機側の回路のクロック(1MHz)とAM受信機側の回路のクロック(1MHz)の同期を取ろうと考えております. 1つ思いついている案としては,AM変調の搬送波は送信機側の回路のクロックを正弦波のように整形して利用しているので,AM受信機側のクロックにこの搬送波成分が利用できないかと言う案です. これならば周波数も合い,利用できるのではという感じです. また,いっそこの搬送波でクロック作れないかとも考えています. この場合どのようにして取り出して,クロックに整形もしくは生成したらよいのでしょうか? 包絡線検波回路において,ダイオードの入力前から引っ張ってきて,コンパレーターに基準を0Vにして入力したら矩形波になるんじゃないかとやってみたんですが,案の定と言うか,安直というか,うまくは行きませんでした. また包絡線検波した波形も必要なので,この波形に影響が出ないような回路にもしなくてはなりません. 電子回路製作初めてなもので,変な質問かもしれませんが,情報が不測であれば追記しますので,良い案があれば教えていただきたいです. 不謹慎、失礼かもしれませんが,追い込まれてるので,最悪,先生が納得するような考えが正直欲しいです...

専門家に質問してみよう