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cmosLSI おける C の作成
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CMOSプロセスで数fF/um^2くらいの容量密度のキャパシタは作れるようです。 数百pFレベルであれば，1mm□以下の面積で形成可能と思います。 容量の精度そのものは，加工精度と膜厚の制御性で決まると思います。支配的なのは膜厚の制御性でしょうか。そうであれば，成膜手法に依存すると思います。％オーダー以下と思います。 寄生容量，温度，電圧依存性は電極材料になにを使うか（ＭＩＳかＭＩＭか）で大きく変わりそうです。
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- FerstDR
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（１）同一チップ内の近接した位置にキャパシタを形成し，（２）そのキャパシタがプレナー型構造をもつのなら，２つのキャパシタの容量差はかなり少なくなると思われます。通常のCMOSプロセスでなら，成膜する容量膜の膜厚，手法にも依存するでしょうが，1%は余裕でクリアできるのでは？ 「浮遊容量の干渉」というのは，よく分からないです。プレナー型であれば，対基板容量が支配的かと思われます。その場合，キャパシタの構造でだいぶ変わる気がします。RF-CMOSで使われるMIMキャパシタでは，寄生容量はキャパシタ容量の数％以下が目標値となっているようですが。。。 すみません，詳しくわからないです。
お礼
１００ｐＦ～と言いましたが １ｐＦ～の間違いでした どう考えても面積を取りすぎるのでおかしいと思っていましたがやっぱりそうでした どうも失礼しました
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