パルストランスのオーバーシュート

質問

パルストランスに方形波を入力して実際にどのような出力が得られるのか試してみたんですが、オーバーシュートがとても激しい状態です。
デューティー比５０％の方形波を入力し、パルストランスからの出力からは一応きちんとした形の方形波が見られたんですが、
ＨからＬに移行する際に０Ｖラインを通り越してそのままかなり鋭くマイナス側にオーバーシュートしてしまっています。
ＦＥＴのゲートドライブ用に使えるのかどうか一度試してみたくて実験してみたんですが、このオーバーシュートがかなり大きく、どうすればこのオーバーシュートを改善できるのかがわからなくて困ってます。
あまり知識も経験も無いのでわかりにくい文面になってしまいましたが、どなたか教えていただけないでしょうか？お願いします。

回答No.5

xpopo · ベストアンサー

こんばんわ。

大体状況が分かりました。まず、周波数が100kHzでデューティーが50%
ですので、FETがONの期間にLに充電される電流ΔILは回路電圧をVcc、コイル
のインダクタンスをL、通電時間Tonは5usecですので

　ΔIL=（Vcc／L）*Ton＝（5/L)*5E-6（A)　（１）

で表されます。この充電電流はFETがOFFした瞬間からツェナーダイオードに
流れます。ツェナーダイオードに流せる電流には限界があります。通常の
信号用ですと10mAから20mA程度です。ですから、ΔILはツェナーダイオード
に流せる最大の電流を超えないようにする必要があります。
そのためにはLの値が重要です。式（１）でΔIL＝10mA＝0.01AとおいてL
を求めてみると、

　L＝5*5E-6／ΔIL＝5*5E-6／0.01＝0.0025H＝2.5mH

と求まります。手作りのトロイダルコイルでターン数10回程度では100uHも
難しいんではないでしょうか？式（１）でΔILを小さくするには大きな
インダクタンスが必要です。あるいはVccを小さくすることとTonを小さくする
ことです。いずれにしてもLの値は非常に重要です。
　立下りでの大きなオーバーシュートが見られるのは電流が大きすぎるためと
考えられます。オシロでVccを基準にしてFETのドレインの電圧を確認して
もし、ツェナー電圧の１２Vを大きく超えていれば確実に大きな電流が流れて
ることになります。ぜひ確認してください。

　もし10mA程度に抑えられているならばそんなに激しいオーバー
シュートはでないと思います。また、たとえ出たとしてもツェナーダイオード
で十分押さえ込むことができるはずです。
試しに、もし手持ちで電源トランスをお持ちでしたら、それで試してみてください
電源トランスなら２ｍHくらいはあると思いますので。

お礼

ありがとうございます。
教えていただいたことを参考にして少しでもインダクタンスを大きくしようとして今までは１０回まきで実験してたんですが、今度は５０回巻きで実験してみたところ、二次側の出力からはオーバーシュートも無く方形波が確認できました。
自作のパルストランスではツェナーダイオードが発熱してしまいますが、電源トランスで試してみたところ、ツェナーダイオードも発熱することなく、綺麗な方形波が出てきました。

しかしこの方形波はxpopoさんがシュミレーターで示してくれたように0Vを基準に上下に触れているんですが、この出力の波形を電源電圧と0Vの中間を基点に上下に振れるような出力にするにはどうしたらいいのでしょうか？
本当に質問尽くしで申し訳ないのですが、よろしければお願いします。

回答No.6

xpopo

こんばんわ。

　やはり電流が大きかったのが原因だったようですね。
では以下のご質問について考えられる回路をその下に説明します。

>しかしこの方形波はxpopoさんがシュミレーターで示してくれたように0Vを基準に上下に触れて
>いるんですが、この出力の波形を電源電圧と0Vの中間を基点に上下に振れるような出力にする
>にはどうしたらいいのでしょうか？

　電源電圧をの中点の電圧を中心に（基準に）したいと言う事ですが、それは比較的簡単に
実現できます。トランスの1次側と2次側はDC的には絶縁されてますので、2次側のGND
（基準にする電位）は任意に選んで設定することができます。

　添付の回路では電源電圧を２つの2.2kΩの抵抗で分圧して中点電位を作ります。そして
インピーダンスを下げるために図のようにpnpとnpnトランジスタを追加してエミッタフォロワー
で受けます。中点の抵抗分割のポイントのインピーダンスを下げておくために中点から47uF
のコンデンサをGNDとの間に接続します。そして、pnpとnpnトランジスタのエミッタをつないで
そのポイントをトランスの2次側の基準にしたい端子に接続します。
　この回路のシミュレーション結果を見ればわかりますが、電圧振幅が大きすぎる場合は
2次側の巻き数を1次側に対して小さくすれば電圧を小さくできます。

ほかにも方法があると思いますが、ポイントはトランスなので2次側の基準は自由に選んで
設定できるという事です。

お礼

ありがとうございます。
ただ回路を教えてくださるだけでなく、対策案としてその回路を使う理由まで教えてくださり、とても参考になりました。
何度もこのような素人質問にシュミレーターまで使ってご丁寧にご解答してくださりありがとうございました。
重ね重ねお礼申し上げます。

回答No.4

tadys

オーバーシュートの対策は用途、回路構成などで変化しますので、具体的な用途、回路などを提示すればより良い答えが得られるでしょう。

スイッチングレギュレータなどでパルストランスを使用するときはオーバーシュートを抑えるためにスナバ回路を用いるのが一般的です。
スナバ回路の例は下記の図12.2に有ります。
http://www.cmplx.cse.nagoya-u.ac.jp/~furuhashi/education/SwitchingRegulator/SwitchingRegulator.pdf

オーバーシュートはトランスの漏れインダクタンスに蓄えられたエネルギーが解放される時に起こります。
インダクタンスLに電流 i が流れている時には L・i^2/2 のエネルギーが蓄えられています。
トランスをドライブしているトランジスタがオフするとエネルギーの逃げ場がなくなりオーバーシュートとして現れます。
図12.2の例ではオーバーシュートのエネルギーはコンデンサに蓄えられます。
コンデンサに発生する電圧はおよそ次の式で表されます。
L・i^2/2 = C・v^2/2 ここでCはコンデンサのキャパシタンス、v は電圧
コンデンサに発生した電圧は抵抗を通して放電されます。
電圧の平均値、および最大値はオーバーシュートのエネルギー、コンデンサと抵抗の値、および周期で決まります。
ダイオードを使用するのはトランジスタがオンした時にCRの影響がないようにするためです。
以上の話はトランスをドライブする回路がオープンコレクタのようにオフ（ハイインピーダンスになる）する時間が有る場合の話です。

ツェナーダイオードとダイオードを接続したときは、オーバーシュート電圧はほぼツェナーダイオードの電圧に制限されます。
その時に発生するオーバーシュートの持続時間はおよそ次の式で表されます。
L・i^2/2 = Vz・i・t ここでVz はツェナー電圧、t はオーバーシュートの持続時間
つまり、オーバーシュート電圧を小さくするとオーバーシュートの持続時間が長くなります。

ツェナーの代わりに抵抗を使う事も可能です。
この時のオーバーシュート電圧はおよそ、 V = i・R 、持続時間 は L・i^2/2 = i・R・t です。

ドライブ回路の電力に余裕が有るのであれば単純に抵抗（あるいはCとRの直列回路）を挿入するだけで十分です。

お礼

ご回答していただきありがとうございます。
最終的にはモーターのドライブ用にＦＥＴをのゲートドライバとして使えるようにするのを目指しています。
ご指摘していただきありがとうございます。
スナバ回路は近いうちに部品を駆ってこようと思っているので駆ってきたら早速ためさせていただきます。
参考ＵＲＬのサイトもいろんなことが書かれていて参考になりました。
オーバーシュートの起きる流れまで説明していただきありがとうございました。

回答No.3

xpopo

こんばんわ。

>　デューティー比５０％の方形波を入力し、パルストランスからの出力からは一応きちんとした形の方形波>が見られたんですが、
>ＨからＬに移行する際に０Ｖラインを通り越してそのままかなり鋭くマイナス側にオーバーシュートしてし>まっています。

原因をす推定するのにちょっと確認したいことがあります。
　１）Duty５０％のパルスの周波数？
　２）パルストランスの1次側のインダクタンスは何ｍHですか？
　３）Lに並列に挿入したダイオードとシリーズに説蔵されたツェナーDi
　　のツェナー電圧は何Vですか？
　４）トランスの１次側と２次側の結合極性は同相か逆相か？

それと、前回の質問の補足説明をしておきます。
シミュレーションした結果を添付しました。
条件は：　１）　パルス周波数＝200kHz
　　　　　２）　トランスの1次側インダクタンス=1mH
　　　　　３）　ツェナー電圧：5.1V（上左側がその結果）、０V（上右側がその結果）
　　　　　４）　トランスの1次側と2次側の結合極性：逆相　

です。シミュレーション結果の波形（上左側）はツェナー電圧が５．１Vの
時ですが、入力電圧V(v_in）がHの期間はトランス1次側に流れる電流I(L1)は直線的
に上昇していってます。V(v_in）がLになり、FETがoffすると電流I(L1)は直線的に
下降してゆきます。そして次にFETがonするぎりぎりで電流I(L1)がゼロになり、その
後I(L1)は再び直線的に上昇してゆきます。このばあいLに流れる電流はピークで約12mA
で一定してます。
　次に上右側に示した結果の波形はツェナーダイオードをショートした時のシミュレーション
波形です。今度はLの電流I(L1)がゼロに戻らず階段状に上昇している様子が確認できます。
パルスのデューティーが50%の場合はFETがOff期間のツェナー電圧は電源電圧より大きく
しておかないとOff期間内にLの電流がゼロに戻らず、電流が際限なく上昇してしまう
事になります。

お礼

前回の質問に続き、今回の質問にも答えていただきありがとうございます。
　１）Duty５０％のパルスの周波数？
μpc494というＩＣで作った１００ｋＨｚ、デューティー比５０%の方形波です。
すいません、何か間違った表現をしてしまったでしょうか？
　２）パルストランスの1次側のインダクタンスは何ｍHですか？
パルストランスはトロイダルコアに導線を10回巻きした自作のものなのでインダクタンスはちょっとわからないです。すいません。
　３）Lに並列に挿入したダイオードとシリーズに説蔵されたツェナーDi
　　のツェナー電圧は何Vですか？
ツェナー電圧は１２Ｖのものを使用しました。
しかしやり方が悪いのか、自作したパルストランスがいけないのかあまり改善できませんでした。
　４）トランスの１次側と２次側の結合極性は同相か逆相か？
逆相です。

シュミレーション画像まで用意していただきありがとうございます。
自分はまだ勉強を始めたばかりで知識も全然無いのでこういった実際の結果に近似したシュミレーションというものはとてもありがたいです。
ありがとうございました。

回答No.2

KEN_2

先の質問の『・・・ツェナーダイオード(ZD)とダイオードDi)』のZDの電圧を電源電圧と同じ動作電圧のZDを挿入すれば、『マイナス側にオーバーシュート』はクランプして改善できます。
他の方法でCRの値を適切な値で直列に接続した「スナバ回路」でオーバーシュートを吸収可能です。
（周波数にもよりますが、0.01μF＋330Ω程度前後でカット&トライしてみてください。）

なお、先の質問のANo.3さんの回答は、後半部分は私には理解できない複雑な論理で納得できない説明で、今回のZDを挿入したときの動作では矛盾しますね。
質問者さまは理解できましたか？？

お礼

前回も質問に答えていただき、今回までも答えていただいてありがとうございます。
使ったツェナーダイオードが悪いのか、波にリギングが乗り、オーバーシュートはなぜかむしろ酷くなったようになってしまいました。
スナバ回路もまた近いうちに部品を駆ってこようと思うので買ってき次第早速実験させていただきます。
ありがとうございました。

基礎的な知識すらきちんと理解できていないので、ちょっと自分には難しいです。
早く基本的なことを理解して自分で回路を設計できるようにしていきたいです。

回答No.1

noname#128530

トランス二次側に並列にダイオードを入れます。電源用ダイオードでは動作が遅いので信号用を使用します。それで足りない場合はさらに並列にセラミックコンデンサを入れるとかっこ悪いですがスパイク電圧が取れます。

お礼

ご回答ありがとうございます。
パルストランスを自作して見たのがいけないのか、早速ダイオードをはさんでやってみましたがあまり効果はあがりませんでした。
このような拙い質問に答えていただきありがとうございました。