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アナログ回路設計にて
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プロセス的にはいろんな対処がありますが、回路設計者の立場から言えば、トランジスタに流れる電流の量をちゃんと考えて、たくさん電流が流れるところは、Ｌをちょっと大きくしておく、てことにつきますかね。 あと、レイアウトのときに、ちゃんと電流が一様にながれるように、（一部分だけ電流密度が高くならないように）気をつけてレイアウトする必要があります。 デジタル論理回路でも、高速動作で、かつＬが小さいＣＭＯＳでは、ほっとキャリア対策のために、ＮＭＯＳのみ一律にＬを微妙に（１０％程度）大きくする、てことをすることが多いです。普通、ＣＭＯＳでは、もともとＰＭＯＳのほうがＮＭＯＳより基準のＷが大きくなっていると思うのですが、その比をちょっと変えるわけです。
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- rabbit_cat
- ベストアンサー率40% (829/2062)
＞ホットキャリア劣化では増幅度(gm)やon抵抗も劣化すると思いますが 劣化することをあらかじめ考慮して回路設計しとく、てことです。 どういう回路にするというかは場合にはよります。
- outerlimit
- ベストアンサー率26% (993/3718)
ここで回答できるほど簡単ではありません 優に本１冊 さらに数々のノウハウが必要です 最低限 分布定数とインピーダンスマッチングの概念
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