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アンプの終段の素子の並列と、DACの並列について

HAL2(@HALTWO)の回答

回答No.3

A No.2 HALTWO です。 1 Clock ずつ Timing をずらして動作させるという A No.1 kngj1740 さんの回答から「Differential (差動) 回路のことかな?」とも思いましたので補足しておきます。 電気素子は動作可能な電圧範囲が決まっているものですが、入力信号を + と - の信号に分けて各々独立した素子で増幅した後に + 信号と - 信号を合成してやれば、各々の増幅素子が動作可能な電圧を実質的に 2 倍に拡大することができます。・・・これを差動増幅方式と呼びます。 Analog 信号では + 側と - 側が重なることなく交互に並ぶ波形であることから単純に中点電圧 (0V) で + と - に分けて処理して合成すれば良いのですが、Digital 回路では 0 と 1 しかない Code 処理ですのでそうは行きません。 そこで + 側の波形と - 側の波形とを分けることができる Clock に着目し、偶数 Clock 時は +、機数 Clock 時は - として各々別々の DAC に処理させた後、元の Clock に当て嵌めて出力します。 偶数 Clock と機数 Clock は 1 つずつずれていますので、これが「Clock をずらして」との表現の所以だろうと思います。 この手法であれば Analog 出力は 2 倍になるのですが、誤差の平準化は一切行なっていませんので、誤差 (歪など) もまた 2 倍の電力になって出てきてしまいます。 そこで、この種の回路では 16bit の Code を 17bit などの高解像度 Code に演算し直し、DAC 出力を合成する際に上から 16bit 分だけを再合成させます。 一見 1bit 分の Data が Original の 16bit Data から消されるのではないかという不安がよぎりますが、01 01 という 2bit の Data 2 つを 010 010 という 3bit の Data 2 つに変換して 010 の最下位にある 0 を消去するものですので出力は再び 01 01 に戻ります。 精度不良によって最下位 Bit に溜まってくる Digital 処理の誤差は予め最下位に「誤差が集まってくるゴミ箱」としての 0 を繋いでおいて後でバッサリ切り捨ててしまえば良いというわけです。 これにより Digital 処理回路内での誤差を消去させているのですが、Digital 処理内の誤差は主に 16bit を 17bit に変換するといった異なる Quantom Bit Code System に変換する際に生じるものですので、実際には 1 次 2 次 3 次 といった Digital Filter による減数分も入れて 18bit や 20bit に変換して行われます。 基本的には TIBB 社の Multi Bit DAC Chip に初めから搭載されている機能を利用できるものなのですが、細かい設定は各社の Know How に委ねられますので、DENON 社の SLC (Super Linear Converter) など様々な派生型が独自の手法として謳われています。

jimmy65135
質問者

お礼

HALTWO様、続いてありがとうございます。 18bitや20bitの意味はそうだったのですか。 「動作可能な電圧範囲が決まっている」ということ「動作可能な電圧を実質的に2倍」にというようなことは、OPアンプでプリアンプを自作するときに「動作電圧が高いほうが良い音がする。」とも書かれていたのですがその意味がよく分かりました。 オーディオ雑誌に記者や評論家の先生が書かれた文章ではなんだか分からなかったのですが HALTWO様のご説明ですっきりしました。 重ねて深謝します。

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