VHDLのFF記述について

質問

お世話になります。VHDL同期FFの基本的な使い方で、今一イメージができない部分がありますのでご教示いただけたら有難いです。
次のようなVHDL記述で、

entity test is
port (
　　　CLK　: in　　std_logic;
　　　xRST　: in　　std_logic;

　　　A　　: in std_logic;
　　　B　　: in std_logic;
　　　X　　: out std_logic;
　　　Y　　: out std_logic
);
end;

architecture RTL of test is
signal　　A_in: std_logic;
signal　　A_out: std_logic;
signal　　B_out: std_logic;

begin

　　　A_in <= A ;
　　　X <= A_out;
　　　Y <= B_out;

process (CLK, xRST )
begin
　　　if(xRST = '0')then
　　　　　　A_out <= '0';
　　　　　　B_out <= '0';
　　　elsif (CLK' event and CLK ='1') then
　　　　　　A_out <= A_in;
　　　　　　B_out <= B;
　　　end if;
　end process;
end;

・入力Aは一度A_inというsignalを通ってFF出力していて、この時出力XはAが1クロック分遅れて出力されます。
・入力BはそのままFF出力しているのですが、出力YはAと同期して出力されます。

B-->Yのような場合、はFFがかからないのがなぜなのか、Aとの違いを教えていただけませんでしょうか？
初歩的な質問で恐縮ですが宜しくお願いいたします。

回答No.1

mahaze · ベストアンサー

私はVHDLを使わなくなって久しいですが、回答も付きにくそうなんでとりあえず。

シミュレーションでの結果でしょうか？
A,B,CLKをどういうタイミングで入力してますか？

>出力YはAと同期して出力されます。
ＹとＡが同期するはずはありません。この記述内では関連性はありませんから。

入力タイミングがわからないので想像ですが、
A,B,CLKを全部同じタイミングで入力してないですか？
CLKの立ち上がりでラッチするので、同じタイミングだとどっちに転ぶかわかりません。
CLKの立ち上りとA,B入力のタイミングはずらしてください。そうしないと正確な結果は出てきません。

お礼

早速の回答ありがとうございました。おっしゃるとおり、クロックと入力を同じタイミングでシミュレーションしていた為におかしかったみたいです。少しだけタイミングをずらした時に思い通りの動作になりました。実際の回路で考えれば当たり前のことなのに頭が回りませんでした。助かりました。本当にありがとうございました。