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CMOSインバーターのチャネル長変調による影響
上記タイトルのチャネル長変調によるＣＭＯＳインバーターに対する影響について２点お伺いしたいことがあります。 まず一点目に、チャネル長変調によってIV特性の飽和領域の電流値がチャネル長変調のない場合に比べて若干増えてしまうという現象が起こりますが、これによってDC利得が低下してしまうと授業で習いました。私が思ったのはチャネル長変調によって電流が増える「Ids=1/2(u*Cox*(w/L)(Vgs-Vt)~2)(1+λVds))」のだから利得も増えるのではないかと思うのですがなぜ低下してしまうのでしょうか？ ２点目に、インバータのVin対VoutのＤＣ解析をすると論理しきい値を境にVddからVssへ値が変化しますが、この変化の際、論理しきい値で瞬間的に変わるのではなくある一定の傾きを持ってしまいます。この傾きをもってしまう理由がチャネル長変調のためであると言うことなのですがこの理由がどうしてもわかりません。 どなたか詳しい方、ヒントだけでもよいのでお願いします。
- pony666
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- aserora123
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インバータを使用する時は、Idsを一定にしている と思います。カレントミラー回路などで。 この条件下で、Ids-Vds特性の飽和領域の傾きが大きくなるとると利得が減ります。Ids-Vds特性のグラフで Idsを一定にしてゲート電圧を上下に振ってみてください。 2番目の問題は、ゲートに電圧を加えるとMOSが 突然動き出すわけじゃないから。と思います。 中間の動きが存在するので。 2番目の問題はあまり自信ないので参考までにしてください。 この問題のために1時間ぐらい考えてしまい ました・・。 新米技術者より
お礼
一時間も考えていただいてどうもありがとうございました。 回答を参考にいろいろ試してみようと思います。 やはり２番目の問題は難しいようですね・・。 私ももっと色々調べてみることにします。 本当にありがとうございました。
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補足
参考ＵＲＬどうもありがとうございました。 ＨＰを参考に↓のように考えました。 最初の１点目の利得に関しては、CMOSインバータのVin-VoutのＤＣ特性の論理しきい値前後の傾きがＤＣ利得をあらわしているため、その傾きが大きくなれば利得が減るという結論に至りました。この考えはあっているのでしょうか？ また、２点目の疑問に関してはやはりわかりませんでした…。