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計算機工学のプロセッサについて教えて下い
ninoueの回答
- ninoue
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回答では命令メモリとデータメモリが同一の主メモリの場合を仮定していました。 それで同一クロックサイクル内で命令フェッチと(データロード 或いは、データストア)は同時実行できず、誤りだと考えて回答していました。 http://brain.cc.kogakuin.ac.jp/~kanamaru/lecture/MP/final/index.html http://brain.cc.kogakuin.ac.jp/~kanamaru/lecture/MP/final/part09/node1.html 図 2: MIPS の命令の実現方式の概念図。 それとは別に上記 MIPSの概念図のように命令メモリとデータメモリが別モジュールで平行動作出来る場合には質問で考えられているように "よってクロックサイクル時間=3.7ns" との回答で正しいです。 ######## しかしMIPS概念図の構成を取った場合には、命令フェッチ動作はCPU演算動作と同時動作可能で、命令実行サイクル時間は命令フェッチ時間と、CPU演算関係動作時間の何れか長い方の時間で決まるように構成出来る筈だと考えられます。 その場合PCはカウンタ(或いは専用の+1(or+4)アダー付)として実現され、命令実行中には次命令フェッチの為に1ステップ進んだ次の命令アドレスを示している形となります。 以上のように考えた場合のクロックサイクル時間は次のようになります。 ・シングルサイクル 実行時間： ロード命令 0.4+0.7+1.1+0.4=2.6ns ストア命令 0.4+0.7+1.1=2.2ns 演算命 0.4+0.7+0.4=1.5ns 分岐命令 0.4+0.8+1.1=2.3ns よってクロックサイクル時間=2.6ns (通常命令フェッチ時間は演算実行とオーバーラップして隠されているが、分岐命令の場合はその代わりに隠されずに2.3nsとなる) なお前の回答で記していたように、レジスタ書込み時間はレジスタアクセス時間に含まれ明示的には現れないと考えると、ロード、演算命令は2.2ns, 1.1nsとなり、一番実行時間が掛るのは分岐命令の2.3ns、クロックサイクル時間は2.3ns とする事も出来る筈です。 ######## http://brain.cc.kogakuin.ac.jp/~kanamaru/lecture/MP/final/part10/ http://brain.cc.kogakuin.ac.jp/~kanamaru/lecture/MP/final/part10/node2.html マルチサイクルのデータパス なおマルチサイクルの場合については、上記の マルチサイクルのデータパス の例を参照下さい。 実行時間はシングルサイクルの場合と略同様で、2-4倍等となる事はありません。 次の*4, *3, *2 等は不要です。 ロード命令 (1.1*4)+(0.4*4)+(0.7*3+0.8)+(1.1*2)+0.4=11.5ns
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