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Verilog記述について質問です。
Verilog HDL記述を始めたばかりの初心者です。 初歩的な質問だとは思いますが、どうかご回答よろしくお願いします。 (1)always文によるイベントの数に制限はあるのでしょうか？ (2)シミュレーションをした後、波形が網目状（？）になっているときはシミュレーションが上手くいってないということなのでしょうか？ 抽象的な質問で申し訳ないですが、どうかよろしくお願いします。
- kenchnag
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- JYUZA
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＃1です。 >一応適当にデバイスを指定して波形のシミュレーションしています。 >その指定したデバイスの容量が不足しているせいで正しく動作しないということはあるのでしょうか？？ ほとんどないと思います。その場合、例えばalteraならコンパイル時にエラーもしくはワーニングになる可能性が強いです。その辺の内容を見直せば分かるかと思います。 あまりにも技術的に古いデバイスを指定した場合はディレイ等が間に合わずに誤動作する可能性はあります。使用率とかにもよりますが。せめてシリーズ名だけでも合わせた方が良いでしょう。
お礼
丁寧にご回答ありがとうございました。 今のところ波形のシミュレーション結果だけ見れればいいので、デバイスは気にしてなかったのですが…もしかしたら指定したデバイスが悪いのかもしれませんね。 デバイスに関しては全く無知なので、いろいろ検討していきたいと思います。 本当にありがとうございました。
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補足
ご回答ありがとうございます。 もう１つ質問してもよろしいでしょうか？ まだFPGAボードを使う所までいってないのですが、一応適当にデバイスを指定して波形のシミュレーションしています。その指定したデバイスの容量が不足しているせいで正しく動作しないということはあるのでしょうか？？