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CMOSインバータ(4069)の出力電圧と増幅について
Teleskopeの回答
- Teleskope
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>>トランジスタの電圧降下が約0.7V << 0.7Vなのは バイポーラ・トランジスタのベースとエミッタの電圧です。FET では電圧は一定してません。 >> 出力電圧は入力電圧-0.7Vと << それは エミッタ・フォロア回路の場合です。FET では通用しませんから ハッキリ分けてください。ここは先にバイポーラ・トランジスタを習った人が必ず混乱するところですね。 CMOSは 言わばエミッタ接地なのです、ベースに入れてコレクタから出てます。図をよく見てください。 >> 並列接続では信号が4つに分かれる時に信号の減退等は考慮する必要はないのでしょうか？ << FET は入力抵抗が極めて極めて高いので、数個並列にしてもほとんど変化ありません。（ただし、コンデンサ成分が効いてくるような高い周波数では信号が減衰します。） >> 並列に並べると電圧が増幅できるそうなのですが << たぶん聞き間違いでしょう。電流を供給する能力が増えます。水道の蛇口複数と同じです。これは CMOS の長所のひとつで けっこう役立つ場合があります。 余談； >> CMOSインバータの構造はNPN型とPNP型のトランジスタを<< いえ、モス・トランジスタを並列にしてます。 （ NPN,PNP はバイポーラ・トランジスタの方です。試しに NPNP と NPN を CMOS と同じ形につないだ回路を想像して下さい。＋電源 → PNPのエミッタ → 同ベース → NPNのベース → 同エミッタ → グランド。この間に抵抗がひとつも無いから 大電流がドドッと‥‥。 これが CMOS とぜんぜん違うところです。） 参考までに http://www.semicon.toshiba.co.jp/td/ja/General_Purpose_Logic_ICs/CMOS_Logic_ICs/20010929_TC4069UBP_datasheet.pdf 参考までに、冒頭の図は、FETのスレッショルド電圧が共に1V、gm が共に 1mS（みりシーメンス）、抵抗が10kΩ にしてあります。 図の FETのシンボルは アメリカ流です。バイポの PNP と NPN の図で育った人にも分かりやすいように配りょしたシンボルです。
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