VHDL ステートにとどまる時間
- VHDL初心者が質問する、VHDLのステートにとどまる時間についての疑問
- 質問者は、detectステートにとどまる時間についての考え方に誤りがあると感じている
- 質問者は、detectステートにとどまる時間はclk_rxの8周期分であると考えているが、実際は7周期分である
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VHDL ステートにとどまる時間
FPGAの初心者です。 上級者の皆さんがＮＥＴ上に掲載されているＶＨＤＬの記述例をみながら勉強中です。 Ｑ１． when detect => if(clk_rx = '1') then if(cnt_bitwidth = 7) then cnt_bitwidth <= 0; state <= proc; else cnt_bitwidth <= cnt_bitwidth + 1; state <= state; cnt_bitwidth = 0 でdetectステートに入ります detect ステートになってから clk_rxの1発目でcnt_bitwidthが1となり clk_rxの2発目でcnt_bitwidthが2となり ・・・・（中略） clk_rxの7発目でcnt_bitwidthが7となり clk_rxの8発目でcnt_bitwidthが7になっているので procステートへ入る ・・・と理解しました。 そうすると、 detectステートにとどまる時間はclk_rx の7周期分になります。 しかし動作から考えると detectステートにとどまる時間はclk_rx の8周期分でなければならない ・・・と思われるので前述の私の理解は間違っていると思います。 間違いを教えてください。
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Clk_rxの８発目でprocステートに遷移するので detectステートには８周期分いるで正しいですよ。 cnt_bitwidth が {0,1,2,3,4,5,6,7}の間、detectステートにいますよね。 疑問がある場合には、ブロッキング代入について調べるといいかも。 proc文のセンシティビティリスト記述が無いと、実はこれで正しいのかは分からなかったりするんですけどね。
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- TIGANS
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＞detectステートに入るのはclk(50MHz)のタイミングであり、 ＞clk_rx(153.6KHz)との時間差は不定です。 それは質問時に、すでに判っていた情報ですよね？ 申し訳ないですが、後出しで出された情報に対して回答するのは キリが無いので回答するつもりはありませんです。 もし必要であれば、(たんなる興味本位で質問したのでなければ） 自分の希望する回答を得るのに必要十分な情報を提示して再質問してください。
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