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論理回路について
パルスを発生させる回路を検討しているのですが、下の図１のような２つのパルス波形を図２のようにｔ1のみの一つのパルスに変更するためにはどのような論理回路を作製すればよいですか？ 図１ ┏━━┓ ┏━━┓ ↑電圧(+5V) ━━┛ ┗━━┛ ┗━━ →時間 ｔ1 ｔ2 図２ ┏━━┓ ━━┛ ┗━━━━━━━━ ｔ1
- wakaranbito
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- 科学
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- Hayashi_Trek
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質問者の説明通りの信号と仮定します。つまり ｔ１の前は無限の過去から信号は０、またｔ２以降は未来永劫まで信号は０とします。 図１の信号を２分周して（フリップフロップを使う）図２の信号を得る。 図１の信号を図２の信号のANDを取れば図３の信号になります。 でも信号のタイミングがずれるとうまくいかないかも。 図１ ┌──┐ ┌──┐ ────┘ └──┘ └──── 図２ ┌─────┐ ────┘ └─────── 図３ ┌──┐ ────┘ └──────────
- se223
- ベストアンサー率49% (49/100)
難しいですよ。まず、ｔ１が発生する前にｔ１が来ます（次を有効にします）というゲートを開ける必要があります。その後にｔ１がＬｏになったら以降の受付を終了する（ゲートを閉じる）必要があります。 つまり、ワンショットだけ受け付けるという回路を作る必要がありますが、ｔ１はどのタイミングで来るのでしょうか、ｔ１の前にパルスがあるのならｔ１を選別するのは、何を（どの信号）利用するのか設計者の考え方次第ですので他人の設計には頼れません。 ｔ１以前はずっとＬｏならスタートしてからｔ１だけ通して、ｔ１の出力が落ちたら入力を閉じればいいだけです。その回路は考えかたでいくらでもあります。 たとえば、ＡＮＤの片方に図－１の波形を突っ込み、次のｔ２が来る前にＡＮＤの片方で入力禁止します。ただし閉じ方は、ｔ１がＬｏになった信号を認識して入力のＡＮＤに戻しゲートを閉じます。ただしｔ２の立ち上がりは誰もわかりませんので、ｔ２が来たと判断してＡＮＤゲートを閉じたらｔ２立ち上がりのひげが通過します。ｔ１の幅がわかっていれば、ワンショットで開けておけば完璧でしょう。 このように、いろいろと設計条件により使える回路の制約が出てきます。 ここでの質問で、回路が知りたい場合はもっと条件を教えていただく必要があるかと思います。 想像して参考回路をお教えくださる方がおられましたら、自分の条件と比べる必要があります。
- tance
- ベストアンサー率57% (402/704)
論理回路ですから、どのような「論理」で動作する回路が必要かを 明確にしてください。 図１の二つのパルスを区別するものは何ですか？ この区別が論理的にできなければ、何をどうやっても絶対にうまく いきません。 「ふたつめ」を消したい、ということでしょうか。では、二つ目とは 何ですか？一つ目と二つ目はどう区別するのですか？ もし、３つ目が来たら、それは3つ目なのですか、それとも次の１つ目 なのですか？ このような明確な定義が決まれば、そのとおりに論理を組めば良い ことになります。
- KEIS050162
- ベストアンサー率47% (890/1879)
基準クロックから適当なパルスを生成するとすれば、分集回路を使うのが一般的です。 http://tamuro.gooside.com/guen/Divider.html どの様なものを作りたいのかが不明ですが、上記は参考になるかと思います。 基準クロックを２分集して、図２の様に出力を基準クロックと同じ幅でHiにするなら、もう一段ゲートを組むなどすれば良いでしょう。 ご参考に。
- 86tarou
- ベストアンサー率40% (5093/12700)
図１のｔ２のあとはどうなっているのでしょうか？また、その時の図２の出力は？ ｔ２やｔ３があるのかないのかや、その時の出力次第で回路は変わってきますので。具体的には、パルスが幾ら来ても一つしか出力しないのか、２回に１回だけとかということです。
補足
ｔ２以降はなくＬレベルを保ったままの状態となります。 仮にｔ３が入ってきたとしても出力はＬを保ったままにしたいと考えております。
補足
＞どのような「論理」で．．． 論理とは汎用のロジックＩＣを使用するという意味です。 ＞図１の二つのパルスを区別するものは何ですか？ 図のように先発、後発との違いとなります。２つのパルス幅は任意です。 ＞３つ目が来たら、それは３つ目なのですか、それとも次の１つ目なのですか？ ３つ目以降はありません。