- ベストアンサー
入力電圧が増えると電圧利得が低下するのはなぜ?
電界効果トランジスタMOS-FET(Nチャンネル)で、入力電圧が増えると電圧利得が低下するのはなぜですか?回答よろしくお願いします。
- takayoshi16
- お礼率52% (56/106)
- 物理学
- 回答数2
- ありがとう数1
- みんなの回答 (2)
- 専門家の回答
質問者が選んだベストアンサー
どういう状況で,どのくらい電圧利得が小さくなったのか,によります。 入電圧利得が低下し始めるあたりで,増幅器の出力電圧(実効値)が直流電源電圧の1/(2√2)倍とかを超えていませんか? (バイアス設計が悪ければ,1/(2√2)倍にもならない) トランジスタ増幅回路だと,増幅器の直流電源電圧を超える出力電圧は出せないので,電圧利得が下がったように見えます。この場合,正弦波を入力して出力波形をオシロでチェックすると,正弦波の頭が抑えられた波形になるはずです。
その他の回答 (1)
- misawajp
- ベストアンサー率24% (918/3743)
漠然としすぎています リニア動作する能動素子にはリニア動作する範囲が限定されていること等を失念している(理解していない)ことが原因です さらに出力の最大値は電源電圧に影響されることも同様 聞きかじりの表面的な受け取りではなく、基礎基本からしっかり勉強しなおしてください アナログ回路を軽視してきたことも原因です
関連するQ&A
- MOS-FETの電圧利得Av
電界効果トランジスタMOS-FET(Nチャンネル)の電圧利得Avを求める式にAv=-gm*rDS*RL/(rDS+RL)という式があり、rDS>>RLのとき、Av=-gm*RLとなるらしいのですが、利得が負になるということでしょうか?gmもRLも正なので利得が負になるのですがいいのでしょうか?回答よろしくお願いします。
- ベストアンサー
- 物理学
- トランジスタの電圧利得低下の原因
トランジスタ増幅回路の高周波側で電圧利得が低下する原因についてなのですが、教科書には高周波側におけるトランジスタのhfeの低下と、ベースコレクタ間のコレクタ出力容量Cobや配線間の分布容量Csなどが影響してくるとありました。 ここで疑問なのですが、分布容量Csが影響するとなぜ電圧利得が低下するのでしょうか? またトランジスタ自体のhfeは何故高周波になると低下するのでしょうか? よろしければ教えてください。
- ベストアンサー
- 物理学
- MOS-FETの利得の式にあるrDS
電界効果トランジスタMOS-FET(nチャンネル)の電圧利得Avを求める式にAv=gm*rDS*RL/(rDS+RL)というのがあるようなのですが、gmは相互コンダクタンス、RLは負荷抵抗ですが、この式にあるrDSとはなんでしょうか?rDS=(∂VDS/∂ID)*VGSとあるのですが、下の写真のような静特性のグラフから次のように求めればいいのでしょうか? ・負荷線とVGS=1Vの交点(動作点)でのrDS この点に接線を引き、接線の傾きを求める。(この点での傾きを求める。) rDS=接線の傾き*VGS(1V) 回答よろしくお願いします。
- ベストアンサー
- 物理学
- 電圧利得について!!
実験で電圧利得を求める問題があったんですが、私たちが使っている実験の指導書には電圧利得を出す式に-(マイナス)がついているのですが、それで正しいのでしょうか??使用トランジスタのhパラメータを使って電圧利得を求める式です。 電圧利得は+(プラス)ででるものですよね?
- 締切済み
- 物理学
- 電圧利得はいくつになりますか?
電圧利得が15dBと25dBの増幅器を従続接続しているとき、入力電圧10mVに対し出力電圧はいくつになるか? この問題の解説をよろしくお願いいたします
- ベストアンサー
- 物理学
- 電界効果トランジスタ
電界効果トランジスタ(FET)は高入力インピーダンスであり、心電計などの増幅器によく用いられているのは何故でしょうか? 皮膚抵抗による電圧降下を少なくするためだと思ったのですが、自信がないのでアドバイスよろしくお願いします。
- ベストアンサー
- 科学
- トランジスタのエミッタホロワ(電圧利得1)が理解できません。
こんばんは。 趣味で、電子工作を始めました。 未だ初心者です。 トランジスタについての質問です。 トランジスタのエミッタホロワ というものが、どうしても 理解できません。 特に、なぜ、電圧利得が1なのか、 分かりません。 普通に考えて、 コレクタ、エミッタ間に流れる電流は、 大きくなっているはずです。 とすれば、 コレクタに抵抗を置こうが、エミッタに 抵抗を置こうが、電圧は、I*Rで、 コレクタホロワでもエミッタホロワ でも等しく、ベース電圧より、 大きくなっている はずだと思います。 今までは、強引に、 エミッタホロワの回路で、 エミッタに電圧が大きくかかれば、 ベース電圧が下がり、コレクタ電流を 下げる方向に働くので、 結果的に、電圧利得が1になる、 と考えていましたが、 正しいのでしょうか。 とにかく、ここで、 止まってしまいます。 何か分かる人がいましたら、 よろしくお願いします。
- ベストアンサー
- 物理学
- MIS FETでスイッチング
お恥ずかしい話ですが、すごく基本的な質問をさせてください。 というか、非常にとんちんかんな質問なのかもしれません。 外部DC入力端子から電源回路の途中に過電圧保護回路が平行してあり、それが動作すると電源回路直前のNチャンネルのMOS FETがオフになって電源が遮断される仕組みになっているある回路があります。 この回路図ではMOS FETの電源入力端子側にソース、電源回路側(つまり出力側)にドメインが接続されて、過電圧保護回路からの出力をゲートに入力しています。 ただ、MOS FETには極性もあって一般的には入力がドメイン、出力側がソースになっているですね。 ですから上記の回路図の機械で動作する理由が分かりません。 それでいて記号を見るとNチャンネルのMOS FETは端子側からドメイン側へ矢印になってますよね。 トランジスタやダイオードで見ると矢印の方向に電流が流れるはずなのにこの素子では逆ですよね。 その理由もわかりましたら教えていただきたいです。
- ベストアンサー
- 物理学