VLSI配線遅延について

質問

VLSI設計の遅延時間

卒業研究で遅延について調べているのですが自分ではどうすることもできなくて質問させていただきます。

VLSI回路において配線遅延はなぜ起きるのでしょうか？

また、配線遅延について''Lumped RC Delay Model''''Elmore Delay Model''のモデルを研究していますが他にはどういった配線遅延モデルがあるでしょうか？

よろしかったらさらに詳しい遅延の知識を加えてくださると助かります。

回答No.2

178-tall

Elmore 遅延モデルは、概算に便利な RC 2-ポート・モデルみたいですね。
　　 ↓　　　
　参考URL

実戦で使いそうなのは、
　　 ↓

均一線路で近似するなら、一次 / 二次定数を与える SPICE モデル。

配線構造と媒質定数を与えてシミュレートするのなら「電磁界解析」などの EDA 。

こんなのもあります。
　　　↓
　http://www.cybernet.co.jp/orcad/product/substrate/sigx.html
>伝送線路シミュレータ： OrCAD Signal Explorer

など、いろいろ…。

参考URL：

http://en.wikipedia.org/wiki/Elmore_delay

回答No.1

pianishimo

専門ではないので、他の方の回答の糸口に：

>VLSI回路において配線遅延はなぜ起きるのでしょうか？
　すべての線路において遅延は起こります。
　VLSIではRC遅延と言われている様に、配線抵抗Rが大きく、主にSi基板との容量Cが大きいために、遅延が目立ちます。
　特に、配線の微細化が進むと、隣接配線間の容量Cも増加して、配線遅延が増加します。

　数年前まで、多層配線の研究者の間では、配線抵抗Rの低減の為に低抵抗の銅配線を、配線間容量Cの低減の為に低誘電率材料(low-k)を採用する研究が盛んでした。

　モデルの事は解りません。個人的にはRC遅延の低減をはかるより、回路的な工夫の方が有効と思っています。