基板バイアス効果でのしきい値について

質問

MOS構造で基板にバイアスをかけると単純にしきい値が下がると
思うのですが、教科書では式から見て上がると書いています。

例えば、ゲートに５Ｖかけていたとして、それがしきい値だとします。
（Ｐ型半導体で考えます）
基板に－１Ｖかければそのぶん酸化膜－半導体表面の電荷が増え、
ゲート電圧を４Ｖかければ反転し、しきい値電圧は低くてすむと思います。

この例えはどこかおかしいのでしょか？
なにか根本的なことを間違えているのでしょうか？
どなたか教えてください、お願いします。

回答No.2

saikoro · ベストアンサー

> 反転領域の電荷が減り、反転がとける？
MOSダイオードの場合、反転層の電子は基板から湧き出るイメージでいいかもしれませんが（正確さには欠けるかも）、MOSトランジスタの場合、反転層の電子はソースから供給されます。だからゲート／絶縁膜／半導体のみを考えてはだめです。

> なぜ基板バイアスを印加すると電子が流入しにくくなるのでしょうか？
文章では説明は難しいのですが、
ソースと反転層の堺（電子の供給点）をSとして、ソース(n型)／S／基板(p型）の電位を計算してみてください（空乏層は二つの２次関数、ソースはフラット）。
次にゲート／絶縁膜／S／半導体の電位を計算してみてください（空乏層は一つの２次関数、絶縁膜は１次関数）。
このグラフを重ねるとソース／基板のバイアスが深いほど、ゲート電圧を大きくしないと電子が流入しないことが理解できると思うのですが．．．（わかりにくいですよね。うまく説明できなくてごめんなさい）

お礼

やっとわかりました。
図を描いてじっくり考えるとsaikoroさんの言っていることがわかりました。
どうもご回答ありがとうございました。

回答No.1

saikoro

基板バイアス効果は単なるMOS構造だけではなく、ソース（トランジスタの）まで考えなくてはだめです。
MOSトランジスタではソースから電子が流入するときのＶｇｓがＶｔです。
Ｖｓｂ＞０の場合ソースから電子が流入しにくくなります。
したがって、Ｖｔは高くなります。
ｐ基板に対して、ソース(n)／基板(p)と、ゲート／絶縁膜／基板(p)のポテンシャルを計算して、基板電位を変えながら比較すると理解しやすいと思います。

補足

ご回答ありがとうございます。

なぜ基板バイアスを印加すると電子が流入しにくくなるのでしょうか？
一晩考えて、空乏層が広がるので反転領域の電荷が減り、反転がとける？
と考えたのですが。どうなのでしょうか？

よろしければご回答お願いいたします。